sistem elektronik berdigit

E3165 / UNIT 1 / 1

PEMBINAAN GET LOGIK ASAS

Objektif Am:

Mengetahui dan memahami pembinaan get-get logik.

Objektif Khusus:

Pada akhir unit ini, anda seharusnya boleh: 1.1 Menerangkan dengan bantuan rajah tentang ciri-ciri diod sebagai suis kawalan

voltan. 1.2 Menerangkan dengan bantuan rajah tentang ciri-ciri transistor sebagai suis

kawalan voltan. 1.3 Menerangkan bagaimana diod menambahkan halaju pensuisan. 1.4 Menerangkan masa pensuisan yang merangkumi masa menaik, masa storan,

masa lengah dan masa turun. 1.5 Menghuraikan dengan bantuan rajah tentang litar operasi get logik TTL:

1.5.1 Get TTL TAKDAN piawai 1.5.2 TTL Schottky 1.5.3 TTL Schottky kuasa rendah 1.5.4 TTL Schottky lanjutan

1.6 Menerangkan keadaan memunca arus dan menenggelam arus 1.7 Menerangkan tujuan litar galah tiang elu (totem pole) dalam TTL 1.8 Menghuraikan dengan bantuan rajah tentang litar operasi get logic CMOS:

1.8.1 Penyongsang CMOS 1.8.2 Get TAKDAN CMOS 1.8.3 Get tiga keadaan (tri-state) CMOS dan TTL.

1.9 Menerangkan perbandingan famili-famili logik bersepadu berkenaan parameter: 1.9.1 Lengah perambatan 1.9.2 Pelepasan kuasa 1.9.3 Kelalian hingar 1.9.4 Rebak masuk 1.9.5 Rebak keluar

1.10 Menerangkan perantaramukaan get logik TTL dan CMOS.

UNIT 1

OBJEKTIF:

http://modul2poli.blogspot.com/

E3165 / UNIT 1 / 2


1.0 PENGENALAN

Apakah binaan get-get logik? Pertama, kita hendaklah memahami apakah itu get logik? Get logik adalah suatu litar elektronik yang melaksanakan sesuatu fungsi logik. Terdapat beberapa jenis get-get logic seperti DAN (AND), ATAU (OR), TAK (NOT), TAK DAN (NAND), TAK ATAU (NOR), ESKLUSIF ATAU (XOR), ESKLUSIF TAK ATAU (XNOR), dan sebagainya. Setaip get ini melaksanakan satu fungsi yang spesifik. Masukan dan keluaran sesuatu get itu berkendali dalam bentuk isyarat berdigit, iaitu logic 0 atau logic 1, oleh sebab itu get logik dinamakan peranti berdigit.

Melihat dari aspek berdigit, kita tidak perlu mengetahui binaan dalaman sesuatu get logik, sebaliknya kita hanya perlu mengetahui apakah isyarat logik masukan yang menghasilkan sesuatu isyarat logik keluaran. Tetapi jika kita hendak mengetahui binaan Sesuatu get logik, maka perlulah terlebih dahulu mengetahui kendalian suatu litar elektronik, oleh kerana get logik sebenarnya diperbuat daripada litar-litar elektronik.

Dalam unit ini, kita akan mempelajari ciri-ciri komponen-komponen elektronik aktif seperti diod, transistor dan lain-lain yang menentukan binaan dalaman dan kendalian litar-litar elektronik sesuatu get logik.

INPUT-1A

Y = 0

+5V

A = 1 10k

1k

NOT gate

A Y


E3165 / UNIT 1 / 3


1.1 Types of logic gates

__

Y = A A Y NOT

Gate Symbol Truth table Expression

A Y 0 1 1 0

Y = A B A B Y

AND

A B Y 0 0 0 1 1 0 1 0 0 1 1 1

Y = A + B OR

A B Y 0 0 0 1 1 1 1 0 1 1 1 1

A B Y

Y = A B XOR

A B Y 0 0 0 1 1 1 1 0 1 1 1 0

A B Y

NAND

A B Y 0 0 1 1 1 1 1 0 1 1 1 0

NOR

A B Y 0 0 1 1 1 0 1 0 0 1 1 0

XNOR

A B Y 0 0 1 1 1 0 1 0 0 1 1 1

A B Y

A B Y

A B Y

Y = A B

Y = A + B

Y = A B


E3165 / UNIT 1 / 4


1.2 Diod sebagai suis kawalan voltan

Diod adalah satu komponen simpang p-n yang juga merupakan komponen yang paling ringkas dalam keluarga peranti-peranti separa pengalir. Diod ialah satu peranti separa pengalir yang membenarkan arus mengalir melaluinya dalam sehala sahaja dan berkendali sebagai suatu injap elektronik. (electronic check valve). Diod adalah cantuman dua jenis bahan iaitu jenis-P yang mengandungi lebih hol, dan jenis-N yang mengandungi lebih electron. Cantuman antara dua bahan ini dinamakan simpang p-n. Manakala kedua-dua hujung bahan diunjurkan keluar sebagai terminal. Terminal pada hunjung bahan jenis-P dinamakan Anod, dan terminal dari hujung bahan jenis-N dinamakan terminal Katod. Rajah 1.1 menunjukkan rajah struktur dan simbol bagi suatu diod.

(a) binaan struktur (b) Simbol

Figure 1.1 Diod: peranti simpang p-n

Bagaimana mengenakan voltan pincang kepada suatu diod; atau dengan kata lain, bagaimana membuat sesuatu diod berkendali?

Diod akan mengalirkan arus apabila voltan dikenakan kepada terminal anod lebih positif daripada terminal katod, ataupun voltan katod lebih negatif daripada voltan anod. Oleh kerana simpang p-n sendirinya wujud satu halangan iaitu bezaupaya sawar, dan memerlukan suatu voltan tertentu yang dinamakan voltan lutut (knee voltage, Vk) untuk mengatasinya sebelum ianya berada dalam zon pincang depan. Voltan lutut ini bergantung kepada jenis bahan samada silikon atau germinium; di mana Vk silikon ialah 0.7V manakala Vk germinium ialah 0.2V. Dengan kata lain, untuk memincang-depankan diod silikon, Voltan anod mesti sekurang-kurangnya 0.7V lebih positif daripada voltan katodnya.

Figure 1.2 Diod diberi voltan pincang

Rajah 1.3 dan 1.4 menunjukkan diod yang dipincang depan dan dipincang balik masing-masing. Setiap keadaan diwaikili oleh tiga contoh.

P N Anod Katod

Simpang p-n

Anod Katod

?V 0V

RL A (P) VS

Pada Vs = 0V; VA = 0V ; VK = 0V ; VS tidak cukup mengatasi Vlutut iaitu 0.7V; Diod OFF. Tiada arus melalui RL.

Jika VS > Vlutut; dan VA lebih +ve dari VK; Diod dipincang depan; Diod ON. Arus melalui RL.

K (N)


E3165 / UNIT 1 / 5


Apabila satu voltan pincang depan dikenakan kepada terminal p-n, iaitu terminal P (Anod) adalah lebih positif daripada terminal N (Katod), simpang p-n adalah nipis dan akan membenarkan pengaliran arus yang lebih besar. Dengan kata lain, simpang p-n adalah seperti litar pintas.

Apabila suatu voltan pincang balik dikenakan kepada terminal-terminal p-n, iaitu terminal P (Anod) adalah lebih negatif daripada terminal N (Katod), simpang p-n adalah tebal dan membenarkan pengaliran yang sedikit. Dengan kata lain, simpang p-n adalah litar buka.

+5V 0V

5V

+7V +2V

A = +5V; K = 0V A lebih +ve ; Diod ON

-2V -7V

A(+): N(-) atau P(+): N(-) => Pincang depan Diod Pincang depan atau Diod ON

(a)

(b)

(c)

-5V 0V

5V

+2V +7V

A K

-7V -2V

(a)

(b)

(c)

Rajah 1.4 Diod dipincang balik

Rajah 1.3 Diod dipincang depan

A = +7V; K = +2V A lebih +ve ; Diod ON

A = -2V; K = -7V A kurang ve = A lebih +ve ; Diod ON

A = -5V; K = 0V A lebih -ve ; Diod OFF

A = +2V; K = +7V A kurang +ve ; Diod OFF

A = -7V; K = -2V A lebih -ve ; Diod OFF

A(-): N(+) atau P(-): N(+) => Pincang balik Diod Pincang depan atau Diod ON

A (P)

K (N)

+ _

Suis TUTUP

Diod Pincang depan

A (P)

K

(N)

_

+ Suis

TERBUKA Diod

Pincang balik

A (P)

K

(N)


E3165 / UNIT 1 / 6


Diod adalah komponen analog, di mana perubahan voltan secara analog akan berfungsi mengawal pengaliran arus secara analog. Dengan kata lain, diod ialah suatu peranti kawalan voltan analog. Namun demikian, jika hanya dua aras voltan digunakan, maka diod bertindak sebagai peranti berdigit kawalan voltan.

Rajah 1.5 menunjukkan diod yang dikendalikan sebagai litar logik..

(a) Logik-0 : Diod OFF

(b) Logik-1 : Diod ON

Figure 1.5 Diode works as a logic ON/OFF Switch

Rajah 1.6 menunjukkan julat voltan untuk logik-0 dan logik-1. Oleh kerana voltan pincang depan mesti melebihi voltan lutut 0.7V (Si), oleh itu logik-0 adalah dalam julat 0V ke 0.8V. Logik-1 diwakili dengan julat 2V ke 5V, dan julat antara 0.8V ke 2V adalah tidak digunakan untuk menyediakan satu had julat yang nyata untuk mengasingkan kedua-dua logik ini.

Figure 1.6 Voltage range of logic level for TTL digital IC.

A 0V

V 0V

Y = 0V

OFF

0V

0V

Logic - 0

0 0

A 5V

V

Y = 4.3V

ON

0.7V 4.3V

Logic - 1

(0V)

1 1

5V

Jika 0V (logik-0) dikenakan kepada masukan A, A(0V):K(0V) diod dipincang balik (atau tiada pincang) iaitu Suis-OFF, tiada arus melalui RL, maka keluaran Y ialah 0V (Logik-0).

LOGIC 1

LOGIC 0

Unused

5.0 V

2.0 V

0.8 V

0V 0 0

1 V

t

RL

Jika 5V (logik-1) dikenakan kepada masukan A, A(5V) : K(0V) = A(+) : K(-) diod dipincang depan iaitu Suis-ON, arus melalui Diod dan RL menghasilkan voltan susut VD = 0.7V dan VL = 4.3V (5V-VD), maka keluaran Y ialah 4.3V (Logik-1).


E3165 / UNIT 1 / 7


Melalui konsep yang sama, kita dapat membina satu get logik OR yang mudah dengan 2 masukan seperti yang ditunjukkan dalam Rajah 1.7.

Logic-1

5V

A

B

Y

Logic-0

Output: 0V = Logic-0 4.3V = Logic-1

Input: 0V = Logic-0 5V = Logic-1

Input: A = Logic-0 ; 0V ; DA: A(0V): K(0V) = OFF B = Logic-0 ; 0V ; DB: A(0V): K(0V) = OFF

A

B

Y 0V

0

0

0

A

B

Y

4.3V

0

1

1

Diode OFF Diode ON

5V

A

B

Y

4.3V

1

0

1

5V

A

B

Y

4.3V

1

1

1

5V

5V

Figure 1.7 Diode circuit works as a OR gate

0.7V

0.7V

0.7V

0.7V

RL

Input: A = Logic-0 ; 0V ; DA: A(0V): K(0V)= OFF B = Logic-1 ; 5V ; DB: A(+5V): K(0V) = ON

Output: IL = 0; VL = 0V; Y = Logik-0

Output: IL = IB ; VL = +5V 0.7V = 4.3V Y = Logik-1

Input: A = Logic-1 ; 5V ; DA: A(+5V): K(0V) = ON B = Logic-0 ; 0V ; DB: A(0V): K(0V)= OFF

Output: IL = IA ; VL = +5V 0.7V = 4.3V Y = Logik-1

Input: A = Logic-1 ; 5V ; DA: A(+5V): K(0V) = ON B = Logic-1 ; 5V ; DB: A(+5V): K(0V) = ON

Output: IL = IA + IB ; VL = +5V 0.7V = 4.3V Y = Logik-1


E3165 / UNIT 1 / 8


Perbincangan di atas menerangkan bahawa diod secara amnya ialah satu suis kawalan voltan (voltage-controlled switch), dan ianya berkendali sebagai suis-suis logik digit dalam get-get logik. Dengan kata lain, gabungan diod-diod boleh digunakan untuk membina get-get logik.

Input Output A B Y 0 0 0 0 1 1 1 0 1 1 1 1

Dengan menggabungkan keempat-empat keadaan di atas, kita dapat membina satu jadual kebenaran untuk get logik OR. Ini membuiktikan litar elektronik diod melaksanakan fungsi digit sebagai satu get logik (OR)


E3165 / UNIT 1 / 9


1.3 Transistor sebagai suis kawalan voltan.

Satu lagi jenis separa pengalir simpang p-n yang boleh digunakan sebagai suis kawalan voltan ialah transistor. Transistor selalunya dikaitkan sebagai penguat, tetapi dalam kendalian tertentu ia bertindak sebagai suis.

Dalam Rajah 1.3-1, kendalian litar transistor adalah dalam bentuk analog. Jika VBE dikawal pada dua aras voltan sahaja, maka litar transistor ini akan berkendali secara berdigit. Rajah 1.3-2 dan 1.3-3 menunjukkan kedua-dua keadaan suis transistor.

INPUT-1B

Y =VCE = VCC VL

VCC

IBE

VL = ICE x RL RL

VBE ICE

VBE sebagai bekalan kuasa memincangkan simpang B-E, lalu mengawal arus IBE. Manakala IBE akan mengawal ICE iaitu arus melalui simpang C dan E. Semakin besar IBE, semakin besar ICE. Jika RL ialah beban, semkin besar ICE semakin besar VL. Jika terminal Y sebagai keluaran, VY = VCE = VCC - VL. Di mana VCE berkadar songsang dengan VL atau ICE. Kesimpulannya; dengan mengawal VBE (masukan), ICE atau voltan keluaran VY (keluaran) dapat dikawal. Biasanya VBE yang sangat kecil diperlukan untuk mengawal ICE yang dibekalkan oleh VCC (yang lebih besar berbanding VBE). Untuk memulakan kendalian transistor, VBE mesti lebih besar dariVlutut transistor iaitu 0.7V Si dan 0.3V Ge. Oleh itu, VBE sebagai isyarat kawalan (sebagai suis) yang mengawal litar utama VCC. Dengan kata lain, transistor ini bertindak sebagai penguat kawalan voltan (VBE).

Rajah 1.3-1 Kendalian litar Transistors

Y =VCC Logik-1

VCC

IBE = 0

RL

VBE = 0V Logik-0

ICE = 0 VBE = 0V

Y=VCE =VCC

VCC

CE terbuka Suis CE terbuka

Rajah 1.3-2 Transistor dalam keadaan Suis OFF http://modul2poli.blogspot.com/

E3165 / UNIT 1 / 10


Untuk aplikasi logik, pincang depan bagi B-E ditetapkan pada satu nilai tertentu yang hanya berfungsi untuk menyuis transistor pada dua keadaan iaitu logik-0 (lebih kurang 0V), dan logik-1 (lebih kurang 5V). Rajah 1.3-4 menunjukkan satu litar transistor yang berkendali sebagai satu suis digit; dalam kes ini, suatu get NOT.

Figure 1.3-4 Transistor circuit works as a NOT gate.

Y =VCE = 0.2V (Logik-0)

VCC

IBE

VL = VCC - VCE RL

VBE = +5V Logik-1

ICE tepu

Rajah 1.3-3 Transistor dalam keadaan Suis ON

CE hampir terpintas, VCE 0.2V VBE wujud

(Logik-1)

Suis CE tertutup

Y =VCE bumi (Logik-0)

VCC

Tr Saturated ICE flows, CE shorted VCE 0.2V

ON

Y =Logic-0

VY = VCE = 0.2V

+5V

A +5V Logic-1

A Y 1 0

10k

1k

Bila masukan A dibekalkan satu voltan +5V (Logik-1), VB=+5V dan VE=0V, oleh itu VBE= VB-VE = +5V iaitu simpang B-E dipincang depan, oleh itu transistor dalam keadaan saturation (ON). (Perintang 10k berfungsi sebagai penghad arus, anggapkan voltan susut merentasinya diabaikan). Arus yang sangat besar akan mengalir melalui dari collector ke emitter. Terminal CE seperti dalam litar pintas, dan VCE lebih kurang 0.2V, yang juga sebagai voltan keluaran pada Y (Logik-0). Dengan kata lain, masukan logik-1 akan menghasilkan keluaran logik-0.

0V

+5V

A

Y =Logic-1

0V Logic-0 0V OFF

Tr Cutoff No ICE flows, CE opened VCE = Vsupply = +5V

VY = VCE = +5V A Y 0 1

10k

1k

Bila masukan-A dibekalkan satu voltan 0V (logik-0), VB=0V dan VE=0V, oleh itu VBE= VB-VE = 0V iaitu simpang B-E dipincang balik (belum dipincang depan), oleh itu transistor dalam keadaan cutoff (OFF). Tiada arus mengalir melalui dari collector ke emitter. Terminal CE litar-buka, dan VCE adalah menghampiri voltan bekalan, i.e +5V, yang juga sebagai voltan keluaran pada Y (logik-1). Dengan kata lain, masukan logik-0 akan menghasilkan keluaran logik-1.

VBE = 5V- 0V = 5V BE pincang depan


E3165 / UNIT 1 / 11


Nota tambahan:

Transistor pada keadaan suis OFF Perintang disambungkan antara pemungut dan bekalan +5V bagi

menghasilkan arus pemungut, Ic. Apabila arus tapak sifar (Ib = 0), arus pemancar Ie dan Ic juga sifar (abaikan

arus bocor). Transistor berada dalam keadaan cut-off. Dalam suis elektrik ia dianggap dalam keadaan terbuka (suis buka) antara

pemungut dan pemancar. Tiada voltan dihasilkan merintangi perintang kerana tiada arus melalui

perintang (Hukum Ohm, V = IR). Voltan keluaran pada pemungut adalah sama dengan voltan bekalan iaitu 5V. Keadaan cut-off ini boleh dicapai dengan memberikan 0V antara tapak dan

pemancar (Vbe = 0) tetapi voltan < 0.6V (voltan lutut) adalah mencukupi.

Transistor pada keadaan suis ON Apabila Vbe > 0.6V dikenakan, arus tapak (Ib) akan meningkat dan Ic juga

meningkat (Ic = Bib). Voltan merintangi perintang akan meningkat (V=IR) dan Vce akan menurun. Voltan minima pemungut-pemancar dikenali sebagai voltan tepu, Vce-sat =

0.2V. Jika arus tapak terus meningkat, Bib > Ic dan transistor dikatakan dalam

keadaan tepu. Dalam keadaan tepu, transistor dianggap sebagai suis tutup dan dalam

keadaan ON. Dianggapkan Vbe = 0.7V adalah mencukupi untuk menghasilkan keadaan

tepu bagi transistor.


E3165 / UNIT 1 / 12


1.3 Diod menambahkan halaju pensuisan

INPUT-1C

Pensuisan Elektronik

Litar Kawalan

Litar Utama

(Kuasa)

Pensuisan Mekanikal

Litar Kawalan

Litar Utama

(Kuasa)

Diod akan bertindak sebagai suis apablia voltan pincang yang betul dikenakan.

SCR ialah sejenis Diod yang mempunyai satu terminal masukan (gate) yang menerima isyarat masukan.

Apabila terminal gate menerima isyarat, maka diod akan melalukan arus ke litar utama yang membekalkan sesuatu beban.

Tindakan menghidupkan diod oleh isyarat kawalan dinamakan pensuisan.

Pensuisan diod (SCR) adalah pensuisan elektronik (separuh pengalir), oleh itu kelajuan pensuisan adalah lebih laju.

Suis berfungsi menghubungkan (memutuskan) litar apabila ditekan.

Geganti (Relay) terdiri daripada satu gegelung sebagai elemen kawalan.

Sesentuh-sesentuh (contacts) adalah suis-suis digandingkan bersama berfungsi melengkapkan litar utama.

Apabila gegelung menerima isyarat kawalan sesentuh-sesentuh akan ditutp serentak untuk menghidupkan litar utama, iaitu litar yang dikawal. Tindakan ini dinamakan pensuisan.

Pensuisan relaya adalah pensuisan mekanikal (pergerakan elemen-elemen), oleh itu kelajuan pensuisan adalah lebih lambat.

Elemen suis

Pensuisan


E3165 / UNIT 1 / 13


1.4 Masa pensuisan Kelajuan kendalian sesuatu IC berdigit merupakan satu parameter yang sangat penting. Semakin kecil masa pensuisan semakin tinggi kelajuan sesuatu peranti logik tersebut. Beberapa masa pensuisan yang utama iaitu masa naik, masa storan, masa lengah, dan masa turun.

1.4.1 Masa Naik dan Masa Turun Isyarat selalunya mengambil sesuatu tempoh tertentu untuk berubah dari aras RENDAH ke TINGGI (0 1) dan dari TINGGI ke RENDAH (10). Secara idealnya, seperti dalam Rajah 1.4-1 Masa Naik dan Turun (a) ideal, peralihan adalah serta-merta, dan garisan yang mewakili peralihan aras adalah satu garisan lurus pugak, menunjukkan tempoh masa sifar. Namun dalam realiti, wujudnya masa naik (tr, rise time) dan masa turun (tf, fall time) seperti dalam Rajah 1.4-1 (b). Untuk mengukur masa naik dan masa turun, tr adalah diukur dari titik 10% ke 90% (menaik) pada skala amplitudnya. Manakala tf dari titik 90% ke 10% (menurun). Dalam Rajah 1.4-1(b), tr ialah 3ns (nanosaat) dan tf ialah 5ns.

Masa Menaik (Tr) : Tempoh masa yang diambil oleh isyarat logik-0 untuk menjadi logik-1 iaitu dari LOW ke HIGH. Masa diukur dari titik amplitud 10% menaik ke 90%.

Masa Menurun (Tf) : Tempoh masa yang diambil oleh isyarat logik-1 untuk menjadi logik-0 iaitu dari HIGH ke LOW. Masa diukur dari titik amplitud 90% menurun ke 10%.

ideal real

Rajah 1.4-1 Masa Naik dan Masa turun ( Source: Ronald A. Reis; page 85; figure 4.16)


E3165 / UNIT 1 / 14


1.4.2 Masa Lengah Perambatan

Apabila satu masukan diberikan kepada satu peranti logik, suatu keluaran akan terhasil bergantung kepada fungsi peranti logik tersebut. Secara idealnya keluaran akan serta-merta berubah merujuk kepada perubahan masukan. Namun demikian, setiap peranti logik mempunyai masa lengah antara perubahan keluaran merujuk masukan. Rajah 1.4-2 menunjukkan perbandingannya.

Rajah 1.4-3 Masa Lengah Perbandingan keadaan ideal dan sebenar

Rajah 1.4-3 menunjukkan rajah masa untuk lengah perambatan (propagation delay) terjadi dalam get logik NOT. Isyarat gelombang di atas ialah masukan dan di bawah ialah keluaran. Apabila isyarat masukan dikenakan kepada masukan get logik NOT, keluaran yang terhasil mengalami suatu lengah masa.

tPHL: masa lengah dari keadaan logik-1 ke logik-0 (HIGH to LOW) tPLH: masa lengah dari keadaan logik-0 ke logik-1 (LOW to HIGH)

Untuk memudahkan perbandingan titik, kita mengambil titk masa ketika magnitud gelombang mencapai 50%. Perhatikan, tPHL adalah masa lengah dalam isyarat keluaran yang berubah dari logik-1 ke logik-0. Ianya diukur antara perubahan titik 50% magnitud isyarat masukan dan keluaran. Manakala tPLH adalah masa lengah isyarat keluaran yang berubah dari logik-0 ke logik-1.

Secara amnya, tPHL dan tPLH adalah mempunyai nilai yang tidak sama, dan kedua-duanya akan berubah bergantung kepada kedudukan kesan beban kapasitif (capacitive loading condition). Nilai masa perambatan biasanya digunakan sebagai pengukuran kelajuan relatif sesuatu litar logik. Sebagai contoh, satu litar logik dengan nilai masa lengah perambatan 10ns adalah lebih laju daripada litar logik yang mempunyai nilai 20ns, di bawah keadaan beban tertentu.

Masa lengah Masa lengah

Masa lengah sifar

Keadaan Ideal

Keadaan sebenar

Masukan

Keluaran

Masukan

Keluaran


E3165 / UNIT 1 / 15


Rajah 1.4-3 Penetuan Masa lengah ( Source: Ronald A. Reis; page 86; figure 4.17)

1.4.3 Masa Storan Masa storan ialah masa yang diambil oleh isyarat untuk menyahcas sepenuhnya iaitu ke nilai 0.


E3165 / UNIT 1 / 16


1.5 Famili TTL Dalam aspek pembuatan komponen, beberapa get logik yang sama jenis

digabungkan dalam satu cip, yang dinamakan litar bersepadu atau singkatan IC (integrated circuit) dan dilabelkan dengan suatu nombor tertentu, seperti 7400 ialah get NAND, 7404 ialah get NOT. Dua famili IC yang umum yang banyak digunakan kini ialah TTL (Transistor-Transistor Logic) dan CMOS (Complementary Metal-Oxide Semiconductor).

TTL Series: 74 Series: First line of standard TTL ICs. 74L and 74H Series: developed to provide low-power and high-speed versions of TTL respectively. 74S Series: Schottky TTL, reduces storage time delay by not allowing the transistor to go as deeply into saturation, which is encountered in the 74, 74H, 74L series. 74LS Series: Low-Power Schottky TTL. 74AS Series: Advanced Schottky TTL. 74ALS Series: Advanced Low-Power Schottky TTL. 74F Series: Fast TTL

Perbezaan yang utama antara versi 54 dan 74 ialah peranti versi 54 berupaya berkendali dalam satu julat yang lebih besar terhadap suhu dan voltan bekalan kuasa. Oleh itu IC 5400 dan 7400 ialah IC get logic (NAND) yang sama. IC siri 54 biasanya digunakan dalam keadaan yang lebih lasak seperti kegunaan militari.

1.5.1 TTL NAND Gate Operation Litar logic asas TTL ialah get TAKDAN (NAND), oleh itu kita menganalisa litar

elektronik bagi TTL dalam get NAND, seperti yang ditunjukkan dalam Rajah 1.5.1-1 Basic TTL NAND gate (Tocci, Fig 8-7, pg 395).

Litar ini mempunyai beberapa ciri yang istimewa. Pertamanya, perhatikan transistor Q1 yang mempunyai dua terminal pengeluar; oleh itu ianya mempunyai dua simpang tapak-pengeluar (b-e) yang boleh menghidupkan Q1. Transistor dengan masukan pelbagai-pengeluar boleh memiliki sehingga 8 terminal pengeluar untuk membentuk satu get NAND 8 masukan.

Transistor pelbagai-pengeluar (multiple-emmitter) ini (Q1) sebenarnya boleh diwakili oleh satu litar mudah seperti dalam Rajah 1.5.1-1 (b). Diod D2 dan D3 mewakili dua simpang b-e bagi Q1, dan D4 ialah simpang pemungut-tapak (C-B). Litar perwakilan ini akan digunakan dalam penerangan berikutnya.

Juga diperhatikan pada keluaran litar, transistor Q3 dan Q4 adalah dalam susunatur tiang elu (Totem Pole). Dalam keadaan kendalian yang normal, salah satu transistor Q3 atau Q4 akan hidup, bergantung kepada aras logic bagi keluaran.

INPUT-1D


E3165 / UNIT 1 / 17


Kendalian litar ini boleh dianalisakan melalui dua keadaan aras RENDAH (logik-0) dan TINGGI (logik-1)

Rajah 1.5.1-1 (a) Basic TTL NAND gate; (b) diode equivalent for Q1. (Source : Tocci, page 395; Figure 8-7)

Rajah 1.5.1-2 TTL NAND gate in its two output states. (Source : Tocci, page 396; Figure 8-8)

Kendalian litar keadaan LOW: Rujuk Rajah 1.5.1-2a (Figure 8.8a) Keluaran LOW (logik-0). Masukan: kedua-dua A dan B = +5V (logik-1) +5V >>> Katod; (D2 & D3) = OFF; ID 0 :

Kedua-dua diod D2 dan D3 mendapat bekalan +5V pada katod oleh itu D2 dan D3 OFF, maka tiada arus mengalir melalui diod-diod tersebut.

+5V bekal arus --> R1 --> D4 --> Q2(base) >>> Q2 = ON: Bekalan +5V akan mengalirkan arus melalui R1 dan D4 kemudian ke tapak bagi Q2, oleh itu Q2 akan ON.

Ie(Q2) --> Q4(base) >> Q4 = ON: Arus dari pengeluar Q2 akan mengalir ke tapak Q4 dan ON-kan Q4.

Ic(Q2) --> R2 >>> VR2 ; Ic(Q2) --> VR2 Vc(Q2) >>> Q3 OFF: Pada masa yang sama, pengaliran arus pemungut Q2 akan menghasilkan suatu voltan susut merentasi R2, yang akan mengurangkan voltan pemungut Q2 kepada suatu nilai yang rendah yang tidak mampu untuk ON-kan Q3.

Jika Q2=ON / Q4=ON / Q3=OFF; Veb(Q4) = 0.7V, Vce(Q2-sat) = 0. 1V; Vc(Q2) 0.8V: Jika Q2=ON / Q4=ON / Q3=OFF; voltan merentasi e-b bagi Q4 ialah 0.7V, dan voltan merentasi c-e bagi Q2 ialah 0.1V (apabila Q2 dalam keadaan tepu/saturation); oleh itu voltan pada terminal pemungut (Vc) Q2 ialah 0.8V (Vc = Vce(Q2-sat) + Veb(Q4) = (0.1V) + (0.7V = 0.8V).

Vb = tidak mampu p/d Q3(eb) & D1. Sebenarnya D1 diperlukan >>> Q3 = OFF: Vc(Q2) 0.8V yang sama juga pada tapak Q3 (Vc(Q3) = 0.8V) tidak cukup untuk pincang depankan kedua-dua simpang E-B Q3 dan diod D1. Sebenarnya D1 diperlukan untuk menetapkan Q3 dalam keadaan OFF.

Q4 = ON >>> RON(Q4) (1 hingga 25) >>> Vx . Bila Q4 ON, rintangan keadaan-ON Q4 adalah sangat rendah (1 hingga 25), oleh itu voltan pada terminal keluaran (X) adalah sangat rendah.

VOL = Vx bergantung kpd Ic(Q4) . Sebenarnya voltan keluaran (pada keadaan LOW) (VOL) akan bergantung kepada berapa banyak arus pemungut Q4.

Q3 = OFF; tiada arus dari bekalan +5V --> R4; tetapi Ic(Q4) masukan TTL yang disambungkan kpd titik X:

Dengan Q3 OFF, tiada arus mengalir dari bekalan +5V melalui R4; tapi arus pemungut Q4 sebenarnya datang dari masukan-masukan TTL yang bersambung kepada terminal X.

Adalah penting untuk mengetahui bahawa masukan-masukan HIGH pada A dan B akan membekalkan arus kebocoran diod yang sangat kecil, lazimnya IIH kira-kira 10A pada suhu bilik.


E3165 / UNIT 1 / 18


Kendalian litar keadaan HIGH: Rujuk Rajah 1.5.1-2b (Figure 8.8b) Keluaran HIGH (logik-1). Masukan: tiga kemungkinan: salah satu (AB = 01 atau 10) atau kedua-dua (AB=00) masukan = LOW.

Dalam contoh Rajah 1.6-2b : A= +5V (HIGH) ; B= BUMI (LOW) Bila B=BUMI ; D3 = p/d ; arus akan mengalir dari bekalan +5V --> R1 --> D3 --> Terminal B --> Bumi. Vpd(D3) menetapkan VY = 0.7V; tidak cukup p/d D4 & Q2(eb) Bila Q2 = OFF; Ib(Q4) = 0 ; Q4 = OFF ; Ic(Q2) = 0 ; Vb(Q3) cukup p/d Q3 & D1 ; Q3 = ON. Q3 = emitter-follower oleh kerana terminal keluaran X pada emitter. Bila tiada beban pada X ; VOH 3.4V 3.8V ; VOH = +5V VR2 (min) Vbe(Q3) VD1 = +5V 0V - 0.7V 0.7V = 3.6V

Bila ada beban pada X ; Beban keluarkan arus : Ie(Q3) --> R2 >>> IR2 ; VR2 ; VOH Terdapat arus mengalir kembali melalui terminal masukan B ke bumi = IIL lazimnya 1.1mA. Masukan B LOW bertindak sebagai tenggelam ke bumi (sink to ground)untuk arus IIL .


E3165 / UNIT 1 / 19


Pendekatan analisis di atas untuk masukan-masukan yang lain, dan dirumuskan dalam Jadual 1.5-1. Jadual 1.5-1 Rumusan keempat-empat keadaan masukan A-B (TTL NAND Gate Operation): Bil. Keadaan AB = 11 AB=10 AB=00 AB=01 1 A --> katod

D2 A=+5V ; k=+5V ; a=+5V; D2 =p/b= D2=OFF

A=+5V ; k=+5V ; a=+5V; D2 =p/b= D2=OFF

A=bumi ; k=0V ; a=+5V; D2 =p/d= D2=ON

A=bumi ; k=0V ; a=+5V; D2 =p/d= D2=ON

2 B --> katod D3

B=+5V ; k=+5V ; a=+5V; D3 =p/b= D3=OFF

B=bumi ; k=0V ; a=+5V; D3 =p/d= D3=ON

B=bumi ; k=0V ; a=+5V; D3 =p/d= D3=ON

B=+5V ; k=+5V ; a=+5V; D3 =p/b= D3=OFF

3 Arus mengalir , Kesan untuk Q2

+5V--> R1 --> D4 --> Q2(base). VY = +5V >>> D4 & Q2 = ON

Tiada arus ke D2.

+5V --> R1 --> D3 --> B --> Bumi.

VY = 0.7V >> D4 & Q2=OFF

+5V --> R1 --> D2 --> A --> Bumi.

+5V --> R1 --> D3 --> B --> Bumi.

VY = 0.7V >> D4 & Q2=OFF

+5V --> R1 --> D2 --> A --> Bumi.

Tiada arus ke D3.

VY = 0.7V >> D4 & Q2=OFF

4 Operasi Q2 >> Q3 & Q4

Ie Q2--> Q4(base) >> Q4 = ON Ic(Q2) --> R2 >>> VR2 ; Ic(Q2) --> VR2 Vc(Q2) >>> Q3 OFF

Tiada Ie Q2 >>> Ib(Q4) = 0 ; Q4 = OFF ; Ic(Q2) = 0 ; Vb(Q3) cukup p/d Q3 & D1 ; Q3 = ON

5 Keluaran X Vx = VCE (sat) Q4 = 0.2V= LOW

CE(Q4) terbuka; Vx = VCE Q4 (terbuka) = HIGH

6 Analisa Q3 Jika Q2=ON / Q4=ON / Q3=OFF; Veb(Q4) = 0.7V, Vce(Q2-sat) = 0. 1V; Vc(Q2) 0.8V = Vb (Q3) = tidak mampu p/d Q3(eb) & D1. >>> Q3 = OFF

7 Analisa Vo Q4 = ON >>> RON(Q4) (1 hingga 25) >>> Vx VO = LOW VOL = Vx bergantung kpd Ic(Q4)

Vx = +5V VR4 VCE(Q3) VD1 Tanpa beban di X ; VOH 3.4V 3.8V ;

VOH = +5VVR2(min) Vbe(Q3) VD1 VOH= +5V 0V - 0.7V 0.7V = 3.6V Dengan beban di X ;

Beban bekalkan arus : Ie(Q3) --> R2 >>> IR2 ; VR2 ; VOH

8 Aliran arus keluaran IO

Q3 = OFF; tiada arus dari bekalan +5V --> R4; tetapi Ic(Q4) dari masukan TTL yang disambungkan kpd titik X IOL sink dari litar beban

Q3 = ON; bekalan +5V bekalkan arus --> R4 --> Q3(Ice) --> D1 --> X--> beban.

IOH bekal litar beban

9 Aliran arus masukan II

Masukan High: IIH = arus bocor = sangat kecil = 10A

Masukan LOW IIL : Arus balikan dari litar ke terminal masukan (A atau B) ke bumi = IIL lazimnya 1.1mA. Masukan LOW bertindak sebagai tenggelam ke bumi (sink to ground) untuk arus IIL


E3165 / UNIT 1 / 20


1.5.2 Schottky TTL 74S IC siri 74L dan 74H ialah versi baru untuk memperbaiki kebolehan siri 74 yang

asas. Siri 74L ialah versi kuasa rendah (Low-power) yang menggunakan kuasa yang

rendah (1mW) tetapi dengan mengalami kelemahan lengah perambatan yang lebih panjang (33ns).

Siri 74H ialah versi kelajuan tinggi (High-speed) mempunyai lengah perambatan yang kecil (6ns) dengan kos pada penggunaan kuasa yang lebih tinggi (23mW).

Kesemua siri 74, 74H & 74L berkendali menggunakan pensuisan tepu (saturated switching), di mana banyak transistor, bila berkendali akan berada dalam keadaan tepu.

Kendalian seumpama ini menyebabkan suatu lengah masa storan (ts) apabila transistor disuis dari ON ke OFF, dan ini akan menghadkan kelajuan pensuisan litar.

Siri 74S mengurangkan lengah ini, dengan tidak membenarkan transistor memasuki ke dalam keadaan tepu. In boleh dilakukan dengan menggunakan diod sawar Schottky (Schottky Barrier diod / SBD) disambungkan antara b-c bagi setiap transistor seperti dalam Rajah 1.5.2 (Figure 8-12(a), Tocci).

SBD mempunyai Vpd 0.25V, oleh itu apabila simpang B-C dipincang depan pada tahap awal (onset) keadaan tepu, SBD akan berkendali dan melencongkan sebahagian arus masukan dari terminal tapak, ini mengurang arus tapak yang berlebihan dan mengurangkan lengah masa storan ketika turn-off.

Rajah 1.5.2 (8-12(a)) menunjukkan simbol bagi gabungan transistor / SBD yang dinamakan Schottky-clamped transistor yang digunakan menggantikan semua transistor dalam litar get NAND 74S00 seperti dalam Rajah (b).

Get 74S00 mempunyai lengah perambatan purata sebanyak 3ns, iaitu 2 kali lebih cepat daripada 74H00.

Diod pirau D1 & D2 berfungsi menghadkan Vmsk negatif. Litar siri 74S juga menggunakan nilai perintang yang lebih kecil untuk memperbaiki

masa pensuisan. Ini meningkatkan perlepasan kuasa purata lebih kurang 20mW, untuk 74H. Litar 74S juga menggunakan pasangan Darlington (Q3 & Q4) untuk membekalkan

masa menaik keluaran yang lebih kecil bila disuiskan dari ON ke OFF.

Figure 1.5.2 Schottky-clamped transistor in Basic NAND gate in S-TTL series (Source : Tocci, page 403; Figure 8-12)

1.5.3 Low-Power Schottky TTL, 74LS series (LS-TTL) Siri 74LS ialah versi kuasa rendah, kelajuan rendah bagi siri 74S. Ia juga menggunakan transistor schottky-clamped tapi dengan nilai perintang

yang lebih besar dari siri 74S. Nilai perintang yang dibesarkan untuk merendahkan keperluan kuasa litar tetapi

mengalami kelemahan peningkatan masa pensuisan. Get NAND siri 74LS lazimnya mempunyai lengah perambatan purata 9.5ns dan

pelesapan kuasa sebanyak 2mW. Oleh kerana siri ini mempunyai kelajuan pensuisan yang hampir sama seperti siri

TTL piawai dengan keperluan kuasa yang jauh lebih rendah, maka siri 74LS telah http://modul2poli.blogspot.com/

E3165 / UNIT 1 / 21


menjadi pilihan utama dalam keluarga TTL,dan ianya juga boleh didapati dalam rekabentuk baru yang tidak memerlukan kelajuan maksima.

1.5.4 Advanced Schottky TTL, 74AS Series (AS-TTL) Kemajuan selepas siri 74LS ialah siri 74AS yang membekalkan pembaikan dalam

aspek kelajuan dengan keperluan kuasa yang lebih kecil. Judual 1.5.4-1 (Table 8-4, Tocci) menunjukkan perbandingan siri 74S dan 74AS

untuk get NAND terhadap beberapa parameter utama. Ketiga-tiga parameter menunjukkan kelebihan siri 74AS terhadap 74S.

Siri 74AS juga mempunyai kelebihan iaitu keperluan arus masukan (IIL, IIH) yang lebih rendah, yang memberi rebak-luar (fan-out) yang lebih besar berbanding siri 74S.

Siri 74ALS ialah Advanced Low-pwer Schottky merupakan penambahbaikan ke atas siri 74LS dalam kedua-dua parameter kelajuan dan pelesapan kuasa seperti yang ditunjukkan dalam Jadual 1.5.4-2 (Table 8-5, Tocci).

Jadual 1.5.4-1 Comparison of TTL series 74S and 74AS (Source: Ronald J. Tocci; page 404; Table 8-4)

74S 74AS Propagation Delay 3 ns 1.7 ns Power Dissipation 20 mW 8mW Speed-Power Product 60 pJ 13.6pJ

Jadual 1.5.4-2 Comparison of TTL series 74LS and 74ALS (Source: Ronald J. Tocci; page 404; Table 8-5)

74LS 74ALS Propagation Delay 9.5 ns 4 ns Power Dissipation 2 mW 1.2mW Speed-Power Product 19 pJ 4.8pJ

Jadual 1.5.4-3 (Table 8-6, Tocci) menunjukkan perbandingan beberapa siri 74 terhadap parameter-parameter utama.

Jadual 1.5.4-3 Comparison of TTL 74 series (Source: Ronald J. Tocci; page 405; Table 8-6)


E3165 / UNIT 1 / 22


1.5.5 Tristate ( Three- state ) TTL Tri-state bermakna tiga keadaan, disebabkan komponen mempunya tiga

keadaan keluaran yang berkemungkinan, iaitu HIGH, LOW dan Hi-Z (High impedance).

Biasanya keluaran sesuatu get logik khususnya get NOT hanya mempunyai dua keadaan logik keluaran iaitu HIGH atau LOW. Manakala komponen tristate mempunyai satu tambahan keluaran iaitu Hi-Z (bukan samada HIGH atau LOW).

Rajah 1.5.5-1 (b) menunjukkan simbol komponen Tristate Inverter. Inverter sebenarnya ialah get NOT, dan Tristate inverter sebenarnya ialah get NOT yang mempunyai satu terminal masukan tambahan yang dinamakan ENABLE.

Perhatikan Jadual kebenaran dalam rajah 1.5.5-1(c), apabila masukan Enable (E) diberikan logik-1, komponen ini diaktifkan (Enabled) berfungsi seperti get asal iaitu get NOT yang memberikan dua kemungkinan keluaran LOW atau HIGH.

Apabila masukan E diberikan logik-0, komponen dinyah-aktifkan (Disabled), keluaran komponen bukan samada HIGH atau LOW tetapi mempunyai suatu nilai galangan tinggi (Hi-Z), dengan kata lain, keluaran tidak berubah merujuk logik masukan yang sebenarnya, tetapi kekal pada galangan tinggi.

Figure 1.5.5-1 Tristate TTL INVERTER (Source: Ronald J. Tocci; page 421; Figure 8.25)


E3165 / UNIT 1 / 23


Perbincangan di atas hanyalah penganalisaan secara konsep dan berasaskan simbol komponen. Untuk menganalisa secara litar elektronik, Rajah 1.5.5-1(a) perlu dirujuk.

Litar Tristate Inverter adalah diubahsuai daripada litar get NAND asas TTL dalam Rajah 1.5.1, di mana terminal masukan kedua (B) diubahsuai menjadi terminal ENABLE. Manakala terminal A kekal sebagai terminal masukan biasa.

Pada keadaan Enable, masukan E = logik-1: litar ini berfungsi sebagai get NOT yang biasa, kerana voltan HIGH pada E tidak mempunyai kesan ke atas Q1 dan D2. Oleh itu keluaran bergantung kepada masukan A sahaja.

Pada keadaan Disable, masukan E = logik-0: litar ini berada dalam keadaan Hi-Z tidak peduli keadaan masukan A.

Logik LOW pada E memincang depan simpang e-b Q1 dan memesong arus dari R2 (1.6k) daripada Q2 supaya Q2 di-OFFkan, seterusnya OFFkan Q4.

Logik LOW pada E juga memincang depan D2 untuk memesong arus ke tapak Q3 supaya Q3 akan OFF.

Dengan kedua-dua transistor Totem-pole iaitu Q3 dan Q4 dalam keadaan OFF, terminal keluaran adalah dalam litar-buka, ini ditunjukkan pada simbol dalam Rajah 1.5.5-1 (c).

Perhatikan simbol Tristate Inverter tersebut, terminal E ialah active-High iaitu Inverter ini memerlukan logik-1 untuk menghidupkannya (ENABLE).

Jika terminal E mempunyai satu bulatan kecil, komponen ini ialah active-Low iaitu komponen ini hanya akan Enable dengan terminal diberikan logik-0. (Rujuk Rajah 1.5.5-2)

Figure 1.5.5-2 Tristate active-High atau active-Low

A X

E

A X

E

Active-High E = 1 Enabled = 0 Disable

Active-Low E = 0 Enabled = 1 Disable


E3165 / UNIT 1 / 24


1.6 Current-Sourcing and Current-Singking Action Rajah 1.6-1 (a) menunjukkan tindakan memunca arus (current-sourcing action). Apabila keluaran get-1 pada keadaan HIGH, ia membekalkan arus, IIH kepada

masukan get-2 yang bertindak sebagai suatu rintangan ke bumi. Oleh itu, keluaran get-1 bertindak sebagai suatu sumber arus kepada masukan

get-2.

Rajah 1.6-1 (b) menunjukkan tindakan menenggelam arus (current-sinking action). Litar masukan get-2 bertindak sebagai suatu rintangan yang disambungkan

kepada terminal positif kepada sumber bekalan kuasa +Vcc. Apabila keluaran get-1 menjadi LOW, arus akan mengalir dari +Vcc melalui litar

masukan get-2 kembali ke rintangan keluaran get-1ke bumi. Dengan kata lain, pada keadaan LOW, keluaran litar (get-1) yang memacu

masukan litar get-2 mestilah boleh menenggelamkan arus IIL, yang dibekalkan dari masukan get-2.

Figure 1.6-1 Comparison of current-sourcing and current-singking actions. (Source: Ronald J. Tocci; page 393; Figure 8.5)

Rajah di atas adalah lebih kepada penganalisaan secara konsep, penganalisaan berasaskan litar elektronik ditunjukkan dalam Rajah 1.6-2. Di sini, litar elektronik get logik NAND yang dibincangkan di atas digunakan untuk memberi gambaran yang lebih jelas.

Rajah (a) menunjukkan keluaran TTL (Q4) bertindak menenggelam-arus pada kedudukan LOW, di mana ianya menerima arus (IIL) daripada masukan (Q1) get beban (get yang dipacu).

Transistor Q4 dalam get yang memacu dalam keadaan ON dan memintaskan terminal keluaran-X ke bumi.

Voltan keadaan LOW di titik X akan memberi bekalan pincang depan kepada simpang e-b bagi Q1 dalam get yang dipacu, oleh itu arus akan mengalir dari sumber bekalan +5V dari Q1 (get masukan) kembali ke Q4 (get keluaran).

IiL

Driving gate

Driving gate

Load gate

Load gate

Current sourcing

Current sinking

Driving gate supplies (sources) current to load gate in HIGH state

Driving gate receives (sinks) current from load gate in LOW state

HIGH

LOW


E3165 / UNIT 1 / 25


Oleh itu Q4 akan melakukan tindakan menenggelam-arus IIL daripada get yang dipacu iaitu get beban (sebaliknya daripada keadaan normal yang mana get pemacu yang lazimnya membekal arus kepada get yang dipacu atau get beban).

Selalunya Q4 (get-pemacu) dirujuk sebagai transistor tenggelam-arus atau transistor pull-down kerana ianya membawa voltan keluaran menurun ke keadaan LOW.

Figure 1.6-2; (a) When TTL output is LOW state, Q4 acts as a current sink deriving from the load; (b) in the output HIGH state, Q3 acts as a current source providing current to the load gate

(Source: Ronald J. Tocci; page 396; figure 8.9)

Rajah (b) pula menunjukkan keluaran TTL (Q3) bertindak memunca-arus (sebagai punca arus) pada kedudukan HIGH, di mana Q3 membekal arus arus (IIH) kepada masukan (Q1) get beban (get yang dipacu).

Arus ini sebenarnya ialah arus bocor pincang balik Q1 yang sangat kecil (lazimnya 10A).

Selalunya Q3 dirujuk sebagai transisitor memunca-arus atau transistor pull-up.

Output circuit of driving gate

Input circuit of load gate

(b) HIGH output

Output circuit of driving gate

Input circuit of load gate

(a) LOW output


E3165 / UNIT 1 / 26


1.7 Totem Pole TTL

Kombinasi Q3, D1 dan Q4 dalam Rajah 1.5.1-1 ialah susunatur tiang elu (Totem-pole).

Merujuk kepada Rajah 1.5.1-1, litar ini masih berkendali walaupun komponen Q3 dan D1 dikeluarkan iaitu menyambung R4 terus kepada terminal collector Q4.

Namun demikian, ini bermakna Q4 akan mengalirkan satu arus yang agak besar pada keadaan tepu (5V/130 40mA).

Dengan Q3 dalam litar, tiada arus melalui R4 pada keadaan LOW. Ini adalah penting untuk menghasilkan kehilangan kuasa yang rendah. (Rujuk Rajah 1.7)

Pada keadaan HIGH pula, Q3 bertindak sebagai emitter-follower, yang mempunyai galangan keluaran yang rendah (lazimnya 10). Galangan rendah ini membekalkan suatu pemalar masa yang pendek untuk mengecas sebarang beban kapasitif pada keluaran.

Tindakan ini biasanya dipanggil active pull-up yang menghasilkan gelombang yang mempunyai masa menaik yang sangat tinggi (very fast rise-time waveforms) pada keluaran TTL.

Satu kelemahan susunatur totem-pole pula ialah semasa perubahan dari keadaan LOW ke HIGH. Q4 akan dimatikan (OFF) lebih lambat berbanding Q3 dihidupkan (ON), oleh itu wujud suatu tempoh sebanyak beberapa nano saat ketika kedua-dua transistor menjadi ON, yang menghasilkan satu arus yang agak besar (30 hingga 40 mA) yang dibekalkan daripada sumber bekalan +5V.

Rajah 1.7 Kesan susunatur Totem-pole kepada litar.

R4

Q3

D1

Q4

+5VTotem Pole R4

D1

Q4

+5V

X X

Keadaan LOW

Dengan Totem-pole, arus Q4 kecil. Laluan Q3 dimatikan.

Tanpa Totem-pole, arus Q4 besar, tambahan dari bekalan +5V melalui R4.

OFF

ON ON


E3165 / UNIT 1 / 27


1.8 Famili CMOS Sebelum kita mengkaji tentang CMOS, adalah lebih baik mengetahui asal usul

CMOS iaitu MOS (metal-oxide semiconductor). Transisitor berasaskan teknologi MOS ialah field effect transistor yang

dinamakan MOSFET. Terdapat dua jenis MOSFET iaitu depletion dan enhancement. Kebanyakan IC digit MOS menggunakan jenis enhancement. Litar-litar digit yang menggunakan MOSFET dibahagikan kepada tiga kategori:

(1) P-MOS yang menggunakan hanya P-channel enhancement MOSFET , (2) N-MOS menggunakan hanya N-channel enhancement MOSFET dan (3) CMOS (complementary MOS), yang menggunakan kedua-dua peranti P- dan N-channel.

Secara amnya, CMOS adalah lebih pantas dan penggunaan kuasa yang lebih rendah berbanding famili-famili MOS yang lain, tetapi mempunyai kelemahan dalam aspek kerumitan dalam proses pembuatan IC dan packing density (bilangan transistor per cip) yang rendah.

Famili logik CMOS menggunakan kedua-dua MOSFET p-channel dan n-channel dalam litar yang sama untuk mengekalkan beberapa kelebihan berbanding famili P-MOS dan N-MOS.

Oleh itu ada baiknya kita memahami asas kendalian p-channel and n-channel enhancement MOSFET.

MOSFET p-channel dan n-channel Rajah 1.8-1 ialah simbol untuk kedua-dua komponen tersebut. Garis putus-

putus antara Drain dan Source menunjukkan dua elektrod ini terbuka pada keadaan biasa. Simbol juga menunjukkan terminal gate dan terminal-terminal yang lain dipisahkan, ini mewakili rintangan yang sangat tinggi (lazimnya 1012 ) antara gate dan channel.

Rajah 1.8-2 menunjukkan operasi penyuisan bagi suatu N-channel MOSFET. Drain sentiasa dipincang positif merujuk kepada Source (+D S-). Voltan

antara Gate dan Source, VGS ialah voltan masukan, mengawal nilai rintangan antara Drain dan Source (i.e. channel resistance), oleh itu menentukan peranti ini dikendalikan dalam keadaan ON atau OFF.

Bila VGS = 0V, channel antara Source dan Drain terpisah, dan peranti ini OFF. Lazimnya rintangan channel keadaan OFF ialah 1010 , di mana dalam

INPUT-1E


E3165 / UNIT 1 / 28


kebanyakan keadaan ialah litar terbuka. MOSFET ini akan kekal OFF selagi VGS = 0V atau negatif.

Bila VGS bernilai positif, (Gate positif merujuk ke Source), apabila VGS mencapai satu nilai voltan VT (Threshold voltage) channel Drain-Source akan mula terbentuk. Lazimnya VT = 1.5V untuk N-MOSFET. Oleh itu, VGS 1.5V, MOSFET conduct (ON). VGS dinaikkan--> channel semakin lebar --> Rchannel semakin mengecil sehingga RON = 1000 .

Jika dua nilai VGS (0V dan +5V) digunakan untuk mengendalikan komponen ini, maka MOSFET ini berkendali dalam keadaan logik (OFF dan ON).

MOSFET P-channel berkendali sama seperti MOSFET N-Channel, kecuali bekalan kuasa negatif (-VDD) digunakan, di mana Drain dipincang negatif merujuk Source (-D S+). Untuk menghidupkan komponen ini, satu voltan negatif -VGS yang melebihi -VT dikenakan kepada terminal gate. Rajah 1.8-3 menunjukkan keadaan penyuisan tersebut.

Jadual 1.8-1 membandingkan paramteter untuk kedua-dua N-Channel dan P-channel.

Untuk memudahkan analisa litar, simbol piawai komponen MOSFET digantikan dengan satu blok yang dilabelkan dengan huruf P dan N untuk mewakili P-MOSFET and N-MOSFET masing-masing.

Rajah 1.8-4 menunjukkan logic pensuisan untuk kedua-dua P- dan N-Channel MOSFET . Rajah ini akan digunakan sebagai rujukan untuk penganalisaan litar-litar berikut.

Drain sentiasa dipincang positif merujuk kepada Source (+D S-). Voltan antara Gate dan Source, VGS ialah voltan masukan, Jika VGS bernilai positif, dan melebihi voltan Threshold VT ( VGS VT ) iaitu 1.5V, MOSFET conduct (ON).

MOSFET n-channel : VD lebih positif dari VS.

VGS VT ; ON.

MOSFET p-channel : VD lebih negatif dari VS.

-VGS -VT ; ON


E3165 / UNIT 1 / 29


Rajah 1.8-1 Simbol Enhancement MOSFET.

Rajah 1.8-2 N-Channel MOSFET switching states.

Rajah 1.8-3 P-Channel MOSFET switching states.

Jadual 1.8-1 Parameter kendalian MOSFET Type Drain-to-

Source Bias G-S Voltage (VGS) Needed for

conduction RON () ROFF ()

P-Channel Negative Typically more negative than -1.5V 1000 (typical) 1010 N-Channel Positive Typically more positive than +1.5V 1000 (typical) 1010

Gate

Drain

Source

N- channel

Gate

Drain

Source

P- channel

G

VDD

+ VGS

-

D

S

+5V

+5V +5V

D

S

ROFF 1010

+5V +5V

D

S

RON 1000

OFF State VGS = 0V

Suis OFF

ON State VGS = +5V

Suis ON

G

-VDD

-

VGS +

D

S

-5V

-5V -5V

D

S

ROFF 1010

-5V -5V

D

S

RON 1000

OFF State VGS = 0V

Suis OFF

ON State VGS = -5V

Suis ON


E3165 / UNIT 1 / 30


Rajah 1.8-4 Pensuisan logic bagi P-Channel dan N-Channel MOSFET.

1.8.1 CMOS INVERTER Rajah 1.8.1-1 (a) menunjukkan litar untuk get NOT yang asas, atau juga

dinamakan CMOS INVERTER. CMOS INVERTER mempunyai dua MOSFET yang disambung dalam siri, di

mana komponen P-channel dengan terminal Source disambung kepada +VDD (suatu voltan positif) dan komponen N-channel dengan terminal Source disambung kepada bumi.* Manakala terminal gate bagi kedua-dua komponen disambungkan bersama sebagai terminal masukan sepunya. Manakala terminal Drain kedua-dua komponen disambungkan bersama untuk membentuk terminal keluaran sepunya.

Aras logik untuk CMOS diwakili oleh +Vin untuk logik-1 dan 0V untuk logik-0. Untuk memudahkan analisa kendalian litar, litar sebenar tersebut diringkaskan

seperti litar setara dalam Rajah 1.8.1-1(b), di mana blok P dan N akan diwakili dengan suis yang dikawal oleh logic masukan (Vin).

Untuk tujuan analisis, kita pegang kepada satu kata kunci: Masukan 0V: ON P-MOSFET; OFF N-MOSFET Masukan +VDD: ON N-MOSFET; OFF P-MOSFET

(a) Semasa Vin = +VDD (Logik-1): gate bagi Q1 (P-channel) ialah pada 0V merujuk kepada source bagi Q1. Oleh itu,

Q1 akan berada dalam keadaan OFF dengan ROFF 1010 . Gate bagi Q2 (Nchannel) akan berada pada nilai +VDD merujuk kepada terminal

source. Oleh itu Q2 akan di ON dengan nilai lazim RON = 1 k.. Pembahagi voltan antara Q1 (RoFF) dan Q2 (RoN) akan menghasilkan Vout 0 V Merujuk Rajah 1.8.1-2, Suis N ON menyambungkan terminal Vout ke bumi, oleh

itu Vout ialah logik-0. (b) Semasa Vin = 0 V (Logik-0):

Q1 mempunyai terminal gate pada nilai voltan negatif merujuk Source, Oleh itu Q1 akan di ON dengan RoN = 1 K

Sementara Q2 dengan VGS = 0 V akan dalam keadaan OFF ROFF = 1010 menghasilkan nilai Vout lebih kurang +VDD. Kedua-dua kedudukan kendalian dirumuskan dalam Rajah 1.8.1-1 menunjukkan

litar ini berfungsi sebagai INVERTER logik.

Vin P N +VDD

(Logic 1) OFF

ON

0 V (Logic 0)

ON

OFF

N

+VDD

D

S

G VIN P

-VDD

D

S

G VIN P

+VDD

S

D

G VIN

+D S- -D S+ -D S+


E3165 / UNIT 1 / 31


Merujuk Rajah 1.8.1-2, Suis P ON menyambungkan terminal Vout ke +VDD, oleh itu Vout ialah logik-1.

Vin Q1 Q2 Vout +VDD (Logic 1)

OFF ROFF = 1010

ON RON = 1 K

= 0v 0 v (Logic 0)

ON RON = 1 K

OFF ROFF = 1010

= +VDD

Vout = Vin

P

N

Figure 1.8.1-1 Basic CMOS INVETER (Source: Ronald J. Tocci; page 434; figure 8.35)

Figure 1.8.1-2 Kendalian logik CMOS INVETER

(a) Litar sebenar (b) Litar setara

(c) Jadual analisa kendalian

+VDD

Vin = Logik-1

P

Vout = 0V (Logik-0) N

+VDD

Vin = Logik-0

P

Vout = +VDD (Logik-1) N

+VDD Logik-1

0V (Logik-0)

Vin=1 P = OFF

Vin=1 N = ON

0V Logik-0

+VDD Logik-1

Vin=0 P = ON

Vin=0 N = OFF

+VDD

Vin

P

Vout

N

Vin= 0 ; P=ON Vin=1 ; P=OFF

Vin= 0 ; N=OFF Vin=1 ; N=ON


E3165 / UNIT 1 / 32


1.8.2 CMOS NAND GATE Lain-lain fungsi get boleh dibina dengan mengubahsuai litar INVERTER asas.

Rajah 1.8.2-1 menunjukkan satu get NAND dibina dengan menambah satu MOSFET P-channel secara selari dan satu MOSFET N-channel secara siri.

Litar ini juga boleh diterjemahkan kepada litar setara seperti dalam Rajah 1.8.2-2. Terdapat dua masukan, A mengawal P1 dan N1 dan B mengawal N2 dan P2. Untuk tujuan analisis, kita masih memegang kepada kata kunci: Masukan logik-0 (0V): P : ON; N : OFF Masukan logik-1 (+VDD): N : ON; P : OFF

Rajah 1.8.2-3 menunjukkan litar setara apabila masukan AB = 00. Masukan A mengawal MOSFET P1 dan N1. Jika A=0, maka P1=ON dan

N1=OFF. Masukan B mengawal MOSFET N2 dan P2. Jika B=0, maka N2=OFF dan

P2=ON. N1 dan N2 bertindak sebagai suis OFF memutuskan laluan ke bumi, manakala P1

dan P2 ON menyambungkan terminal keluaran X kepada +VDD. Oleh itu keluaran menjadi logik-1 bila masukan AB=00.

Kaedah yang sama boleh dilakukan ke atas tiga lagi keadaan masukan AB= 01,10,11. Hasil kendalian keempat-empat masukan akan membentuk satu jadual seperti yang ditunjukkan dalam Jadual di sebelah kanan Rajah 1.8.2-3. Jadual ini sebenar ialah Jadual kebenaran get logic NAND. (Tugasan Pelajar)

Figure 1.8.2-1 CMOS NAND gate (Source: Ronald J. Tocci; page 434; Figure 8.36)

+VDD

A P1

X

N1

Vin= 0 ; P=ON Vin=1 ; P=OFF Vin= 0 ; N=OFF Vin=1 ; N=ON

N2

P2

B

Figure 1.8.2-2 Litar setara CMOS NAND gate (Source: Chin Ken Leong)


E3165 / UNIT 1 / 33


1.8.3 Tristate CMOS Tristate CMOS mempunyai kendalian yang sama dengan tristate TTL.

A B X 0 0 1 1

0 1 0 1

1 1 1 0

+VDD

A P1

X = +VDD (Logik-1)

N1

A= 0 ; P1=ON A= 0 ; N1=OFF

B= 0 ; N2=OFF B=0 ; P2=ON

N2

P2

B

0

0

A B X 0 0 1

Figure 1.8.2-3 Kendalian Litar setara CMOS NAND gate untuk masukan AB = 00 (Source: Chin Ken Leong)


E3165 / UNIT 1 / 34


1.8.4 TRANSMISSION GATE (BILATERAL SWITCH) Satu litar CMOS yang istimewa yang tidak mempunyai peranti setara dalam famili

TTL atau ECL (emitter-coupled logic) ialah get penghantaran (transmission gate) atau bilateral switch,

Secara amnya, peranti ini bertindak sebagai suis single-pole, single-throw (SPST switch yang dikawal oleh aras logik satu masukan. Get ini akan melalukan isyarat dalam dua hala dan berguna untuk aplikasi analog dan digit.

Rajah 1.8.4-1 ialah susunatur asas untuk bilateral switch. Ia mengandungi satu P-MOSFET dan satu N-MOSFET disambung secara selari supaya kedua-dua polariti untuk voltan masukan boleh ditukarganti.

Masukan CONTROL dan inverse CONTROL digunakan untuk ON (tutup) dan OFF (buka) laluan antara terminal masukan dan keluaran. Dengan kata lain, peranti ini berfungsi sebagai satu suis yang dikawal oleh isyarat CONTROL.

Bila CONTROL=HIGH, kedua-dua MOSFET adalah ON, oleh itu suis ini tertutup (OFF).

Bila CONTROL=LOW, kedua-dua MOSFET adalah OFF, oleh itu suis ini terbuka (ON).

Secara idealnya, litar ini berkendali seperti satu geganti elektromekanikal. Namun demikian secara praktikal, ianya bukan satu litar-pintas yang sempurna semasa suis dalam keadaan tertutup. Rintang suis, RoN. lazimnya ialah 200 .

Dalam kedudukan terbuka, rintangan suis adalah sangat besar, lazimnya 1012 , ianya adalah litar terbuka dalam kebanyakan tujuan litar.

Simbol dalam Rajah 1.8.4-1 mewakili bilateral switch. Litara ini dinamakan bilateral switch kerana terminal masukan dan keluaran boleh ditukarganti (interchanged).

Isyarat yang dikenakan kepada masukan suis ini boleh dalam bentuk digit atau analog, dengan syarat isyarat ini dihadkan dalam julat voltan 0 hingga VDD .

Figure 1.8.4-1 CMOS bilateral switch transmission gate (Source: Ronald J. Tocci; page 446; Figure 8.43)


E3165 / UNIT 1 / 35


1.8 Perbandingan Siri CMOS dan TTL Terdapat pelbagai kaedah pembuatan dan corak pembungkusan komponen IC. Namun demikian, kesemua IC ini berkongsi suatu piawaian iaitu universal parameters. Jadual berikut membandingkan parameter-parameter untuk dua famili IC yang terkenal iaitu TTL dan CMOS.

Parameters TTL CMOS Noise Margin (NM)

Untuk standard TTL, ialah 0.4V seperti dalam Rajah 1.8-1 (a).

Agak baik, dijamin sekurang-kurangnya 30% daripada VDD, 45% adalah secara lazimnya. Seperti dalam Rajah 1.8-1 (a), dengan VDD sebanyak +5V, NM hampiri 1.5V (dengan 45% NM, ianya menghampiri 2.25V). Oleh itu, bila VDD naik, NM turut naik.

Power Dissipation

Keperluan kuasa untuk suatu IC TTL berubah mengikut keperluan arus. Formula kuasa, PAVG = ICC x VCC . Arus masukan dan keluaran untuk dua contoh siri (54XXX/74XXX), untuk kedua-dua aras HIGH dan LOW ( IOH, IOL, IIH and IIL ), seperti ditunjukkan dalam 1.8-1 (b).

Penggunaan kuasa untuk CMOS adalah sangat rendah, dalam nilai 2.5nW (untuk VDD sebanyak +5 v). Bila keluaran menjadi LOW atau HIGH, penggunaan kuasa masih dalam julat nilai 0.5 2 mW

Propagation Delay

Propagation delay untuk TTL piawai ditunjukkan dalam Rajah 1.8-1 (c). TPLH lazimnya bernilai 11ns, dengan nilai maksima 22 ns. TPHL lazimnya 7ns, dengan nilai maksima 15 ns.

Propagation delay untuk CMOS adalah lambat berbanding TTL. Kelajuan yang rendah dipengaruhi oleh propagation delays yang agak besar lebih kurang 30-50 ns per gate.

Fan-in Fan-in untuk TTL piawai bergantung hanya kepada bilangan beban unit (unit loads, ul) yang boleh dikendalikan. Lazimnya TTL piawai mempunyai 3.

Fanin untuk CMOS bergantung kepada bilangan bebana unit (ul) yang boleh dikendalikan. Ianya akan berubah dengan voltan bekalan (VDD).

Fan-out Fanout untuk siri 54/74 ialah 10. Speed,

Fan-out lazimnya ialah 50 apabila memacu gate CMOS yang lain.

Parameters TTL CMOS Regulated Power Supply diperlukan Tidak diperlukan Lengah perambatan rendah tinggi Kadar kelalian hingar rendah tinggi Lepasab kuasa tinggi rendah Penggunaan Teknologi dwikutub pMOS dan nMOS

INPUT-1F


E3165 / UNIT 1 / 36


Figure 1.8-1 TTL papameters: (a) noise margin (b) input and output currents, (e) propagation delay (Source: Ronald A. Reis; page 91; figure 4.25)

1.9 INTERFACING TTL AND CMOS ICs Antaramuka (Interfacing) bermakna menyambung satu atau lebih keluaran sesuatu litar/sistem

kepada satu atau lebih masukan litar/sistem yang lain, yang mempunyai ciri-ciri elektrik yang berbeza. Biasanya penyambungan terus tidak boleh dilakukan kerana perbezaan ciri-ciri elektrik bagi litar pemacu (driver circuit) yang membekalkan isyarat keluaran dan litar beban yang menerima isyarat tersebut.

Rajah 1.9-1 Antaramuka sistem-sistem Litar antaramuka ialah suatu litar yang disambungkan antara pemacu dan beban; fungsinya

ialah untuk menerima isyarat keluaran pemacu dan memurnikan (conditioning) isyarat tersebut supaya ianya adalah setara (compatible) dengan keperluan beban.

Salah satu masalah antaramuka ialah usaha mengantaramukkan peranti suatu famili logik dengan yang famili yang lain. Masalah antaramuka ini agak banyak berlaku dalam sistem digit yang lebih rumit, di mana perekabentuk melibatkan penggunaan pelbagai famili logik untuk bahagian-bahagian lain sesuatu sistem dengan tujuan memanfaatkan kelebihan-kelebihan setiap famili.

Sebagai contoh, high-speed TTL (74AS, 745) mungkin boleh digunakan dalam bahagian sistem yang berkendali pada frekuensi tertinggi; siri 74L digunakan dalam bahagian kurang laju; dan N-MOS untuk bahagian LSI dan VLSI.

Komponen-komponen IC dari siri logik yang sama direkabentuk untuk disambungkan bersama tanpa seberang kekangan asalkan tidak melebihi had-had fan-out setiap keluaran.

(a)

(b) (c)

Litar/ sistem

1 Litar/ sistem

2

Antara muka

Litar pemacu

Litar beban

Parameter I: 0 10mA

Parameter V: 0 +5V

Litar/ sistem

3 Parameter V: 0 +5V

Parameter berbeza melalui litar antaramuka

Parameter sama disambung terus


E3165 / UNIT 1 / 37


Sebelum mengantaramuka dua peranti, parameter yang perlu diberi perhatian ialah voltan dan arus kedua-dua peranti tersebut. Biasanya parameter dirujuk melalui helaian data peranti terhadap nilai arus dan voltan bagi masukan dan keluaran.

Jadual 1.9-1 menunjukkan parameter voltan masukan/keluaran untuk pelbagai siri IC dua famili TTL dan CMOS. Nilai-nilai ini hanya sah untuk kebanyakan peranti dalam siri-siri yang dinyatakan. Jadual 1.9-2 seperti juga Jadual 1.9-1 tetapi untuk parameter arus.

Nilai-nilai ini adalah tidak sah untuk peranti seperti buffer yang mempunyai kebolehan arus (current capability) keluaran yang lebih besar, atau untuk IC yang mana masukan-masukan luaran disambungkan secara dalaman kepada lebih daripada satu get dalam cip.

Jadual 1.9-1 Input/output Voltage Levels (in Volts) with VDD = Vcc = +5 (Source; Ronald J. Tocci; page 439; Table 8-10)

Jadual 1.9-2 Input/Output Currents for Standard devices with Supply Voltage of 5 v (Source; Ronald J. Tocci; page 449; Table 8-12)

Apabila mengantaramuka pelbagai jenis IC, kita mesti memeriksa bahawa peranti pemacu boleh mematuhi keperluan arus dan voltan bagi peranti beban. Sebelum kita menganalisa data-data dalam Jadual 1.9-1 dan 1.9-2, ada baiknya kita memahami parameter masukan dan keluaran, seperti dalam Rajah 1.9-2.


E3165 / UNIT 1 / 38


Rajah 1.9-2 Parameter masukan dan keluaran

VIH (min) High-level input voltage : VIH VIH (min) Voltan minima yang diperlukan pada masukan sebagai logik-1 (HIGH). Sebarang nilai voltan di bawah aras ini tidak akan diterima sebagai HIGH (logik-1) oleh litar logik.

VIL (max) Low-level input voltage : VIL VIL (max) Voltan maksima yang diperlukan pada masukan sebagai logik-0 (LOW). Sebarang nilai voltan di atas aras ini tidak akan diterima sebagai LOW (logik-0) oleh litar logik.

VOH (min) High-level output voltage : VOH VOH (min) Voltan minima yang akan dihasilkan pada keluaran sebagai logik-1 (HIGH), di bawah keadaan beban tertentu.

VOL (max) Low-level output voltage : VOL VOL (max) Voltan maksima yang akan dihasilkan pada keluaran sebagai logik-0 (LOW), di bawah keadaan beban tertentu..

IIH High-level input current : Arus yang akan mengalir ke dalam suatu masukan apabila satu voltan HIGH tertentu dibekalkan kepada masukan tersebut.

IIL Low-level input current : Arus yang akan mengalir ke dalam suatu masukan apabila satu voltan LOW tertentu dibekalkan kepada masukan tersebut.

IOH High-level output current : Arus yang akan mengalir dari suatu keluaran pada aras logik HIGH, di bawah keadaan beban tertentu..

IOL Low-level output current : Arus yang akan mengalir dari suatu keluaran pada aras logik LOW, di bawah keadaan beban tertentu.. .

IOH

HIGH

IIH

+ VOH

+ VIH

IOL

LOW

IIL

+ VOL

+ VIL

+5V

Peranti pemacu Peranti beban Peranti pemacu Peranti beban


E3165 / UNIT 1 / 39


1.9.1 TTL Driving CMOS Perhatikan Jadual 1.9-2, nilai arus masukan CMOS adalah sangat rendah berbanding keupayaan

arus keluaran mana-mana siri TTL. Oleh itu TTL tidak menghadapi masalah untuk memenuhi keperluan arus masukan CMOS. Sila rujuk Rajah 1.9-3 untuk bahagian arus sahaja.

Walau bagaimanapun, jika dibandingkan voltan keluaran TTL dan keperluan voltan masukan seperti dalam Jadual 1.9-1; VOH(min) bagi setiap siri TTL adalah terlalu rendah jika dibandingkan dengan keperluan VIH(min) bagi siri 4000B, 74HC, and 74AC, seperti dalam Rajah 1.9-3 (a).

(a) Contoh antaramuka tidak padan

(b) Contoh antaramuka padan

Rajah 1.9-3 Antaramuka TTL kepada CMOS

Untuk mengatasi masalah ini, voltan keluaran TTL perlu ditingkatkan supaya lebih tinggi dari voltan masukan CMOS.

Ini dapat dilakukan dengan keluaran TTL disambungkan kepada bekalan +5V dengan satu perintang pull-up, seperti dalam Rajah 1.9-4. Perintang pull-up akan menyebabkan keluaran TTL ditingkatkan ke nilai +5V pada keadaan HIGH; seterusnya membekalkan aras voltan masukan CMOS yang mencukupi.

Perintang pull-up ini tidak diperlukan oleh peranti CMOS 74HCT or 74ACT, kerana siri-siri ini direkabentuk untuk menerima keluaran TTL secara terus, seperti dalam Rajah 1.9-3(b).

Rajah 1.9-4 External pull-up resistor is used when TTL drives CMOS (Source: Ronald J. Tocci; page 450; figure 8.47)

TTL 74AS

Litar pemacu IO(max) II(min) IOH(max) IIH(min) [] IOL(max) IIL(min) []

IOH(max) = 2mA IOL(max) = 20mA

CMOS 74AC

IIH(min) = 1A IIL(min) = 1A

Padan

VOH(min) = 2.7V VOL(max) = 0.5V

VIH(min) = 3.5V VIL(max) = 1.5V

VO(max) VI(min) VOH(min) VIH(min) [X] VOL(max) VIL(max) [] Tidak Padan

TAK PADAN

TTL 74AS

Litar pemacu IO(max) II(min) IOH(max) IIH(min) [] IOL(max) IIL(min) []

IOH(max) = 2mA IOL(max) = 20mA

CMOS 74HCT

IIH(min) = 1A IIL(min) = 1A

Padan

VOH(min) = 2.7V VOL(max) = 0.5V


VO(max) VI(min) VOH(min) VIH(min) [] VOL(max) VIL(max) [] Padan

PADAN

TTL

+5V

Peranti pemacu Peranti beban

CMOS

TTL 74AS

CMOS 74AC

VOH(min) =2.7V --> 5V VOL(max) = 0.5V


VO(max) VI(min) VOH(min) VIH(min) [X] -->[] VOL(max) VIL(max) [] PADAN


E3165 / UNIT 1 / 40


Jika CMOS menggunakan VDD (+10V) yang lebih tinggi dari VDD TTL (+5V), maka sambungan perintang pull-up di Rajah 1.9-4 tidak boleh digunakan.

Untuk penggandingan sebigini, Rajah 1.9-5 perlu digunakan. Perhatikan, perintang pull-up disambungkan dari VDD +10V ke masukan CMOS, di mana peranti TTL (74LS112) dan peranti CMOS sebenarnya diasingkan oleh satu get 7404 iaitu open-collector buffer, supaya voltan tinggi dari CMOS tidak memberi kesan langsung kepada peranti TTL yang hanya berkendali dalam voltan yang lebih rendah (+5V).

Figure 1.9-5 External pull-up resistor is used when TTL drives High-voltage CMOS (Source: Ronald J. Tocci; page 450; figure 8.47)

1.9.2 CMOS Driving TTL Dalam penggandingan ini, peranti CMOS sebagai pemacu, Rajah 1.9-6 menunjukkan keluaran

CMOS (untuk membekalkan kepada masukan TTL) dalam dua keadaan keluaran HIGH dan LOW.

Semasa CMOS pada keadaan keluaran HIGH, RON bagi P-MOSFET menyambungkan terminal keluaran ke VDD (masih ingat, N-MOSFET ialah OFF). Oleh itu litar keluaran CMOS bertindak sebagai sumber bekalan VDD dengan rintangan bekalan Ron. Nilai RON lazimnya dalam julat 100 ke 1000 ohms.

Semasa CMOS pada keadaan keluaran LOW, RON bagi N-MOSFET menyambungkan terminal keluaran ke BUMI (masih ingat, P-MOSFET ialah OFF). Oleh itu litar keluaran CMOS bertindak sebagai suatu rintangan rendah ke bumi, iaitu current sink.

Seperti juga dalam penggandingan TTL ke CMOS, parameter-parameter yang perlu diberi perhatian iaitu VOH , VOL, IOH , dan IOL. Sila rujuk ke Jadual 1.9-1 dan 1.9-2.

Figure 1.9-6 Equivalent CMOS output circuits for both logic state. (Source: Ronald J. Tocci; page 451; figure 8.48)

Keadaan aras HIGH: Bagi parameter voltan, keluaran CMOS tiada masalah untuk membekal voltan (VOH) yang

secukupnya untuk memenuhi keperluan voltan masukan (VIH) TTL pada keadaan HIGH. Manakala bagi parameter arus, keluaran CMOS mampu membekalkan lebih dari mencukupi arus

(IOH) untuk memenuhi keperluan arus masukan (IIH) TTL.


E3165 / UNIT 1 / 41


Oleh itu penggandingan CMOS untuk memacu TTL tidak memerlukan sebarang litar tambahan bagi kedua-dua parameter, pada keadaan HIGH.

Keadaan aras LOW: Bagi parameter arus, Jadual 1.9-2 menunjukkan masukan TTL mempunyai arus masukan yang

agak tinggi pada keadaan LOW, bernilai dari 100A sehingga 2mA. Siri 74HC dan 74HCT boleh menenggelamkan arus sehinggan 4mA, oleh itu tiada masalah untuk

memacu suatu beban tunggal untuk sebarang siri. Namyn demikian, siri 4000B mempunyai kekangan yang lebih banyak. Keupayaan IOL yang

rendah tidak mencukupi untuk memacu walaupun hanya satu masukan bagi siri 74 atau 74AS.

Contoh 1.9-1: Berapakah masukan 74LS boleh dipacu oleh keluaran 74HC? Ulangi untuk keluaran 4000B.

Penyelesaian 1.9-1: Siri 74LS mempunyai IIL (max) = 0.4mA. 74HC boleh menenggelam sehingga IOL(max) = 4mA. Oleh itu, 74HC boleh memacu sebanyak 10 unit beban 74LS (4mA/0.4mA = 10)

4000B boleh menenggelam sehingga 0.4mA, oleh itu ianya boleh memacu hanya satu masukan 74LS.

Contoh 1.9-2: Berapakah masukan 74ALS boleh dipacu oleh keluaran 74HC? Ulangi untuk keluaran 4000B.

Penyelesaian 1.9-2: Siri 74LS mempunyai IIL (max) = 100A. 74HC Oleh itu, 74HC boleh memacu sebanyak 40 masukan 74ALS (4mA/100A = 40)

4000B boleh memacu empat (4) masukan 74ALS (0.4mA/100A = 4).


E3165 / UNIT 2 / 1

SENIBINA MIKROPEMPROSES

Objektif Am : Mengetahui dan memahami senibina mikropemproses.

Objektif Khusus:

Pada akhir modul ini, anda seharusnya boleh:

melukis dan menerangkan rajah blok sistem komputer. menerangkan evolusi mikropemproses. menjelaskan maksud istilah Nibble, Byte, Word, Long Word menerangkan kitar pengambilan dan perlaksanaan menerangkan binaan dalaman dan pengoperasian asas mikropemproses menerangkan system bas menerangkan system klok mikropemproses

2.1 menerangkan komponen-komponen asas sistem komputer dalam gambarajah blok

2.2 menerangkan evolusi mikropemproses 2.3 menjelaskan maksud istilah saiz-saiz data 2.4 menerangkan kitar pengambilan dan perlaksanaan 2.5 menerangkan binaan dalaman dan pengoperasian asas mikropemproses.

2.5.1 Unit arithmatik dan logik 2.5.2 Unit kawalan 2.5.3 Set-set alatdaftar 2.5.4 Accumulator 2.5.5 Condition Code register 2.5.6 Program counter 2.5.7 Stack Pointer 2.5.8 Sistem Pemasaan (Timing system)

2.6 menerangkan sistem bas 2.7 menerangkan sistem klok mikropemproses

UNIT 2

OBJEKTIF:


E3165 / UNIT 2 / 2


2.0 PENGENALAN

Apakah komputer? (C:P How to program, Deitel, 1994) Komputer adalah satu peranti yang berkeupayaan melaksanakan pengiraan dan membuat keputusan logik pada suatu kelajuan yang sangat-sangat tinggi berbanding manusia. Komputer memproses data di bawal kawalan suatu set arahan yang dinamakan aturcara (program) komputer. Aturcara ini akan memandu sistem komputer melakukan tindakan-tindakan mengikut urutan yang ditetapkan oleh manusia yang dinamakan pengaturcara (programmer).

Apakah komputer digit? (Tocci, 1991) Komputer digit ialah satu kombinasi litar-litar dan peranti-peranti digit yang berupaya melaksanakan suatu urutan operasi, dengan penglibatan langsung manusia yang minima. Urutan operasi ini dinamakan aturcara atau program. Program adalah satu set arahan-arahan yang dikodkan dan disimpan dalam ingatan dalaman komputer bersama-sama data-data yang diperlukan oleh program tersebut. Apabila komputer diarahkan untuk melaksanakan program tersebut, komputer akan melaksanakan arahan-arahan dalam urutan yang disusun dalam ingatan satu demi satu sehingga ke arahan terakhir dalam program tersebut. Proses ini dilaksanakan dalam kelajuan yang sangat tinggi.

Bagaimana komputer berfikir? (Tocci, 1991) Komputer tidak berfikir! Tetapi pengaturcara yang membekalkan arahan-arahan yang terperinci dalam bentuk program dan data-data yang meliputi: Apakah yang perlu dilakukan?, Untuk apakah yang perlu dilakukan? dan Bilakah perlu dilakukan? Komputer hanyalah satu mesin yang sangat laju yang boleh memanipulasi data, selesaikan masalah, dan buat keputusan, kesemuanya di bawah kawalan suatu program. Jika pengaturcara membuat kesilapan dalam program atau membekalkan data yang salah, komputer juga akan menghasilkan keputusan yang salah.

(Kesimpulan: Komputer itu sendiri tidak bijak, tetapi hanya berupaya bekerja dengan tekun dan pantas. Sebaliknya pengaturcara yang lebih bijak, di mana ianya mengetahui bagaimana mengarah komputer untuk memenuhi keperluan manusia (Pengaturcara) )

Apakah yang anda tahu tentang komputer peribadi (PC) di rumah atau di pejabat anda? Apakah kemudahan yang disediakan oleh sistem komputer anda? Untuk mengetahui kemudahan bagi suatu komputer, cara yang paling mudah ialah merujuk kepada helaian spesifikasi yang disediakan di kebanyakan kedai komputer, atau suratkhabar, majalah, dan lain-lain.

Satu sistem komputer yang lengkap secara fizikalnya mempunyai beberapa litar atau peranti elektronik, seperti motherboard, memory chips, interface cards dan sebagainya. Kita akan mempelajari sistem komputer dalam bentuk blok atau unit fungsi.

INPUT-2A


E3165 / UNIT 2 / 3


2.1 GAMBARAJAH BLOK SISTEM KOMPUTER ASAS

Setiap komputer mengandungi lima elemen atau unit yang utama: the aritmetic logic unit (ALU), the memory unit, the control unit, the input unit, and the output unit.

Rajah 2.1-1a menunjukkan hubungan antara kesemua unit utama ini, di mana ALU menjadi pusat pemprosesan data menerima data dari Unit Masukan dan setelah memprosesnya akan dikeluarkan melalui Unit Keluaran. Unit Ingatan pula menjadi storan semetara semasa proses ALU dilaksanakan. Unit Kawalan menjadi pusat kawalan yang berhubung kepada kesemua Unit. Gabungan ALU dan Unit Kawalan akan membentuk CPU.

Namun demikian, sistem komputer selalunya dirujuk kepada CPU (ALU+Unit Kawalan) sebagai jantung dan dihubungkan kepada unit-unit lain melalui sistem bas sebagai laluan yang berkongsi seperti yang ditunjukkan dalam Rajah 2.1-1b. Dengan kata lain, Rajah 2.1-1b lebih teknikal sebagai rajah blok sistem komputer (menyeluruh), manakala Rajah 2.1-1a lebih memfokus kepada aliran data dan Unit kawalan memberi isyarat kepada semua unit.

Rajah 2.1-1a Rajah Block asas sistem komputer asas

MEMORY

Primary: RAM ROM Secondary: Floppy CDROM Etc.

I/O Interface

Input Unit

Data Bus

Address Bus

Control Bus

Unidirectional: Signals flow in one direction.

Bidirectional: Signals flow in both direction (one at a time).

Rajah 2.1-1b Rajah Block sistem komputer asas

CPU

ALU

Unit Kawalan

Output Unit

Input Device

Output Device

Keyboard Mouse

Monitor Printer

Unit Aritmetik Dan Logik (ALU)

Unit Kawalan

Unit Ingatan

Unit Input Unit Output

(CPU)


E3165 / UNIT 2 / 4


FUNGSI BAGI SETIAP KOMPONEN/UNIT SISTEM KOMPUTER ASAS :

Unit Aritmetik dan Logik (ALU): Unit yang melaksanakan operasi komputer. Ia menerima suruhan-suruhan dan data

untuk melaksanakan proses arithmetik dan logik. Proses arithmetik ialah seperti campur, tolak, darab dan bahagi (+, -, x, /). manakala proses logik ialah menentukan samada sama atau tidak sama melalui operasi

logik AND, OR, NOT, EXOR dan sebagainya. Dalam sistem industri perkilangan, Unit ALU seperti Bahagian pembuatan

(manufacuring).

Unit Kawalan: Unit ini mengarah operasi kesemua unit dengan menyediakan isyarat pemasaan dan

kawalan (timing and control signal). Unit ALU hanya melaksanakan sesuatu tugas hanya dengan arahan daripada unit

kawalan dalam bentuk: Apakah? Dari manakah? Ke manakah? Bilakah? Berapa lamakah?

Unit ini mengandungi litar logik dan pemasaan yang menjana isyarat yang sesuai untuk memantau perlaksanakan setiap arahan dalam aturcara.

Unit ini melaksanakan dua kitar utama iaitu kitar capai (fetch) dan kitar laksana (execute), dan dua proses ini sahaja sebenarnya akan diulang-ulang sepanjang perlaksaan sistem komputer.

Dalam sistem industri perkilangan, Unit keluaran seperti Bahagian pentadbiran (administartive).

Central Processing Unit (CPU): Gabungan kedua-dua unit ALU dan Kawalan akan membentuk CPU, dan menjadi

elemen utama sistem komputer seperti jantung untuk manusia. CPU selalu dibina dalam satu chip tunggal untuk mengasingkan lain-lain unit dalam satu

sistem komputer. Chip CPU ini selalunya dipanggil mikroprocessor atau microprocessor chip.

Unit masukan: Unit ini memperolehi/menerima maklumat (data dan aturcara komputer) dari pelbagai

peranti masukan seperti keyboard, scanner, joystick dan lain-lain. Unit ini juga menyediakan maklumat ini untuk dicapai oleh unit-unit yang lain contohnya

ALU, ingatan. Dalam sistem industri perkilangan, unit masukan seperi Bahagian penerimaan.

Unit Keluaran: Unit ini memindah data dan maklumat yang telah diproses oleh komputer (ALU) atau

maklumat dalam ingatan ke persekitaran luar komputer melalui peranti-peranti keluaran, seperti monitor, pencetak dll.

Dalam sistem industri perkilangan, Unit keluaran seperti Bahagian penghantaran.

Unit I/O: Unit ini sebenarnya ialah gabungan kedua-dua unit masukan dan keluaran (Input/Output). I/O interface menjadi perantara (antaramuka) antara Unit Masukan/ Unit Keluaran dengan

system computer. Bentuk isyarat/maklumat di luar dan dalam computer mungkin berbeza oleh itu I/O

interface diperlukan mengubah bentuk isyarat supaya setara dengan peringkat yang digandingkan.

Unit ingatan: Unit ini menyimpan maklumat yang telah dimasukkan melalui unit masukan supaya

maklumat ini sedia dicapai terus untuk diproses apabila diperlukan. Unit ini juga menyimpan maklumat yang telah diproses oleh komputer (ALU) sehingga

maklumat ini bersedia diterima oleh unit keluaran.


E3165 / UNIT 2 / 5


Unit ini mengandungi RAM dan ROM yang selalu dipanggil ingatan utama/primer. Dalam sistem industri perkilangan, Unit ingatan seperti Bahagian gudang/ warehouse. Selain ingatan utama (dalaman) sistem komputer biasanya disokong oleh ingatan

tambahan yang biasanya dikenali sebagai ingatan sekunder (luaran) seperti floppy disk, CD-ROM dan lain-lain.

Sistem Bas (Bus system)

Dawai biasanya digunakan untuk memindahkan suatu isyarat dari satu titik ke titik yang lain. Satu kumpulan dawai-dawai dinamakan bas.

Dalam sistem mikrokomputer, terdapat 3 bas iaitu data (data), alamat (address), and kawalan (control) untuk menghubungkan mikropemproses (CPU) kepada setiap peranti dalam sistem mikrokomputer seperti ingatan dan peranti I/O.

Bas-bas ini akan membawa (hantar atau terima) kesemua maklumat dan isyarat yang terlibat dalam operasi sistem dari satu peranti ke peranti yang lain.

Data bus: Membawa isyarat yang mewakili data dari satu peranti ke pertanti yang lain:

Dari CPU ke ingatan, dan sebaliknya. Dari CPU ke Unit Keluaran. Dari Ingatan ke Unit Keluaran Dari Unit Masukan ke CPU/Ingatan.

Bas dua hala (Bidirectional bus), kerana data boleh mengalir ke atau dari CPU.

Saiz bas data ditentukan oleh bilangan talian (bit) data yang juga dipanggil saiz data. Saiz data:

Saiz sel individu dalam ingatan Bilangan bit yang boleh dikendalikan oleh CPU pada satu-satu ketika.

Mikropemproses MC68000 mempunyai bas data 32 bit, oleh itu: Saiz Data, n = 32 bits, Talian Data dilabel, Dn : D0, D1, .. D30, D31

Dengan kata lain, CPU boleh mengendalikan, atau bas data boleh memindahkan, data 8 bit secara selari/serentak, seterusnya menjadi penentu kelajuan pemindahan data.

Bas (Bit) data yang sama boleh diset menjadi samada masukan atau keluaran bergantung kepada proses CPU melaksanakan operasi samada membaca (read) atau menulis (write) masing-masing.

CPU

R/W

Control signal is

Logic-1 = R: READ

Input (from Memory or I/O devices)

CPU

R/W

Control signal isLogic-0 = W:

WRITE

Output (to Memory or I/O devices)

Data bus Data bus

CPU

Memory I/O Devices

CPU to other elements DATA BUS

From other elements to CPU


E3165 / UNIT 2 / 6


Bas alamat (Address bus): Membawa isyarat yang mewakili alamat sesuatu lokasi ingatan. Bas satu hala (Unidirectional bus), ini disebabkan maklumat dipindahkan dari CPU ke

ingatan atau peranti I/O.

Bilangan talian alamat (saiz bas alamat) menentukan bilangan sel ingatan yang boleh dikendalikan oleh CPU.

Sebagai contoh, Intel 8085 mempunyai bas dengan alamat 16 bit:

n = 16 bits (Size of address bus): Address bus is labelled An : A0, A1, .. A14, A15

2n = 216 = 65536: Oleh itu, 16 talian/bit alamat mewakili 65536 lokasi ingatan. Dengan kata lain, CPU boleh

mengendalikan atau mengalamatkan sebanyak 0 hingga 65535 (0000h to FFFFh) sel individu (setiap satu sel mempunyai saiz data 8 bit) dalam unit ingatan.

Bas kawalan (Control bus): Talian-talian yang membawa isyarat kawalan dari satu peranti ke peranti yang lain. Isyarat kawalan berfungsi menyegerakkan aktiviti-aktiviti bagi elemen-elemen

mikropemproses supaya komputer berfungsi dengan sempurna. Bas kawalan adalah dua hala (Bidirectional). Namun demikian, tidak seperti bas data yang menggunakan talian-talian yang sama untuk

hantar dan terima data, Bas kawalan mengandungi beberapa talian-talian individu untuk menghantar, manakala sebahagian lagi menerima isyarat dari CPU.

Oleh itu dalam Rajah 2.1-1, dua anak panah satu hala dalam arah berlawanan menunjukkan bas kawalan adalah bas dua hala. (Manakala bas data menggunakan anak panah 2 hala).

Sebagai contoh, CPU menghantar isyarat kawalan (Read/Write) ke ingatan atau peranti I/O untuk memberitahu samada ianya diset untuk terima atau hantar data.

Sebaliknya, CPU menerima isyarat dari peranti lain; sebagai contoh, isyarat RESET untuk memberitahu CPU supaya memberhentikan operasi yang sedang dilaksanakan; atau isyarat INTR menyebabkan CPU menyampuk satu operasi yang sedang berlaku.

CPU

Memory I/O Devices

CPU to other elements ADDRESS BUS

Saiz data dan talian data akan dibincangkan lebih terperinci dalam Bab 5.

Saiz alamat dan talian alamat akan dibincangkan lebih terperinci dalam Bab 5.


E3165 / UNIT 2 / 7


Rajah 2.1-2 menerangkan sistem komputer asas secara lebih teknikal atau terperinci. Anak panah dalam rajah ini menunjukkan arah aliran isyarat data, maklumat, dan kawalan. Dua jenis saiz anak panah digunakan; di mana anak panah lebar mengandungi banyak talian selari yang membawa data atau maklumat, manakala anak panah sempit mengandungi bilangan talian yang sedikit berfungsi membawa isyarat kawalan. Penomboran pada anak panah membolehkan rujukan yang lebih mudah semasa penerangan. Rajah ini menunjukkan bagaimana Blok Kawalan sebagai pusat kawalan yang menghantar (atau menerima) isyarat kepada kesemua elemen yang membentuk sistem komputer; dan bagaimana blok-blok lain berinteraksi antara satu dengan yang lain.

Rajah 2.1-2 Gambarajah Block lengkap sistem komputer

From outside world


E3165 / UNIT 2 / 8


2.2 EVOLUSI MIKROPEMPROSES

Untuk mengetahui kemudahan bagi suatu komputer, cara yang paling mudah ialah merujuk kepada helaian spesifikasi yang disediakan di kebanyakan kedai komputer, atau suratkhabar, majalah, dan lain-lain. Kebiasanya item yang pertama dalam senarai tersebut ialah mikropemproses bagi sistem komputer tersebut. Sebagai contoh: Intel Pentium-4 1.7G ialah mikropemproses sistem komputer tersebut. Kapasiti pemproses menentukan kapasiti bagi sistem komputer. Dengan kata lain, pemproses adalah elemen utama atau jantung kepada sistem komputer. Selain daripada komputer peribadi, mikropemproses digunakan dalam sistem berasakan komputer dalam pelbagai bidang; sebagai contoh, automasi industri. Unit ini akan memperkenalkan senibina dan binaan bagi mikropemproses.

Salah satu kapasiti cip mikropemproses (P) ditentukan oleh bilangan bit yang boleh dikendalikan serentak pada satu-satu ketika, oleh itu kemajuan teknologi cip P berkait terus kepada peningkatan bilangan bit yang disokong oleh P tersebut . Cip P yang pertama telah dibangunkan oleh Intel ialah cip 4-bit. Ianya kemudian dipertingkatkan kepada 8-bit, 16-bit dan seterusnya, yang mematuhi satu persamaan yang mudah 2n (di mana n ialah interger : 0, 1,2, ....). Jadual 2.2-1 menunjukkan evolusi P dengan membandingkan pengeluar cip mikropemproses yang paling terkenal iaitu Intel dan Motorola. Jadual ini adalah tidak mutlak, ianya masih boleh dikembangkan sejajar dengan perkembangan evolusi P

Jadual 2.2-1: Evolusi mikropemproses antara Intel dan Motorola Pengeluar/ Tahun

INTEL MOTOROLA

1971 4004, 4 bit, 108 kHz, contains 2300 transistors 6800, 8 bit 1979 8088, 8 bit, 2 MHz, contains 29000 transistors 68000, 16 bit 1982 80286, 16 bit, 8-12 MHz, contains 80286 transistors 1985 80386, 32 bit, 16-20 MHz, contains 275000 transistors 1989 80486, 32 bit, 25-66 MHz, contains 1.2 million

transistors

1993 Pentium, 64 bit, 60-166 MHz, contains 3.1 million transistors

1997 Pentium II, 300 MHz :


E3165 / UNIT 2 / 9


Rajah 2.2-1 membandingkan P Intel dan Motorola dalam bentuk grafik. Anda boleh perhatikan dengan jelas bilakah suatu model dibangunkan dan siri setara yang dihasilkan oleh pengeluar yang lain. Sebahagian model mempunyai versi yang telah ditambahbaikkan, yang ditandakan dengan garisan cabang. Sebagai contoh, Intel 8086 mempunyai versi penambahbaikan iaitu 8088 dan 80186, sementara pada masa yang sama, model seterusnya 80286 telah dibangunkan.

Rajah 2.2-1 Evolution of Microprocessor between Intel and Motorola (Source: Muhammad Munim, Asas Organisasi Sistem Komputer, UTM, 1996)

Keluaraga M68000 Sesuatu cip Mkropemproses juga boleh dibandingkan melalui ciri-ciri teknikal. Jadual 2.2 membandingkan ahli-ahli keluaraga M68000 dibandingkan berdasarkan ciri-ciri utamanya. Walaupun kesemua cip mempunyai pendaftar-pendaftar CPU 32-bit, namun siri 68000, 68008, 68010 ialah sistem 16-bit, sementara

sistem elektronik berdigit

Documents