Laporan Pendahuluan

Praktikum Elektronika II

Nama : Anita Eka Putri

NPM : 1206215586

Fakultas/ Program Studi : MIPA/ Fisika

Nomor Modul : 7

Nama Modul : Digital ICs : Flip Flops

Kelompok : 14

Teman Kelompok : Fani Anisa Ayu Desiana

Tanggal Percobaan : 21 Apri 2014

Laboratorium Elektronika

Departemen Fisika

Fakultas Matematika dan Ilmu Pengetahuan Alam

Universitas Indonesia

2014

I. Tujuan

1. Membangun RS flip flop menggunakan gerbang NOR

2. Mengamati aksi atau keluaran dari D flip-flop

3. Mengamati aksi atau keluaran dari T flip-flop

4. Mengamati aksi atau keluaran dari JK flip-flop

II. Teori Dasar

RS Flip Flop

RS flip flop adalah salah satu jenis flip flop dengan simbol terlihat

pada gambar 7.1 dan pada tabel 1 adalah tabel operasi penjumlahan. Ketika

kedua control input rendah, maka tidak ada muatan yang akan dikeluarkan,

pada kondisi ini disebut inactive karena tidak ada yang berubah.

Gambar 7.1 Simbol RS flip flop

Table 1. Tabel kebenaran RS flip flop

R S Q Keterangan

0 0 NC Tidak mengisi

0 1 1 Set

1 0 0 Reset

1 1 * invalid

Ketika R rendah, dan S tinggi, rangkaian akan mengatur keluaran Q

tinggi. Disisi lain, jika R tinggi dan S rendah maka keluaran Q akan rendah.

Dan output Q bar (Q) adalah invers dari output Q.

Terlihat dapa tabel 7.1 bahwa saat R san S sama-sama tinggi maka

keadaan ini disebut invalid condition. Ini tidak pernah digunakan karena

operasi ini melawan asas yang seharusnya. Karna tidak wajar, saat kita akan

mengatur lampu flip flop tapi kedua inputnya di pasang tinggi (high).

Flip-flop ini mempunyai dua masukan dan dua keluaran, di mana

salah satu keluarannya (y) berfungsi sebagai komplemen. Sehingga flip-flop

ini disebut juga rangkaian dasar untuk membangkitkan sebuah variabel

beserta komplemennya. Flip-flop RS dapat dibentuk dari kombinasi dua

gerbang NAND atau kombinasi dua gerbang NOR.

NOR Latches

Gambar 7.2 NOR latches dan diagram waktu

NAND Latch

Detak (Clok)

SR Flip-Flop di atas bekerja secara asinkron. Nilai S dan R dapat

berubah kapan saja dan dalam tempo yang tidak bersasmaan. Detak (clock)

ditambahkan pada sisi masukan untuk menjaga sinyal agar bekerja dalam

tenggang tempo yang bersamaan. Kendali ini membantu flip-flop lebih

stabil. Detak ditambahkan sebelum sinyal S dan R masuk ke dalam

rangkaian flip-Flop. Masing-masing sinyal masukan di NAND-kan dengan

detak.

Pada saat detak bernilai 0, tidak ada perubahan sinyal yang masuk

ke dalam flip-flop. Sebaliknya, jika detak bernilai 1 maka kondisi keluaran

flip-flop, Q, akan menyesuaikan dengan kondisi masukan S dan R, berdasar

aturan dalam tabel kebenaran.

SR Flip-Flop yang disempurnakan memiliki 3 sinyal masukan dan 2

jalur keluaran.

Gambar 3.3 : SR Flip-Flop ditambah Detak (Clock)

Simbol untuk SR Flip-Flop yang telah ditambahkan detak :

S Q

R Q

Normal

Keluaran

Komplementer

Set

Reset

Masukan

Detak CK FF

Gambar 3.4 : Simbol SR Flip-Flop ditambah Detak (Clock)

Flip-Flop Data (D Flip-Flop)

Kelebihan flip-flop adalah dapat menyimpan nilai satu bit pada jalur

keluarannya. Kelebihan ini memungkinkan flip-flop digunakan sebagai

rangkaian untuk menyimpan data, sebagai sel memori.

Gambar 3.5 : Simbol D Flip-Flop

D flip-flop dirancang untuk menyimpan satu bit 0 atau 1. Dengan

sedikit modifikasi SR flip-flop, D flip-flop dapat melakukan fungsi

tersebut. Sel penyimpanan data hanya perlu dua kondisi yaitu bernilai 0 atau

1. Karakter tersebut diperoleh dengan mengatur nilai S dan R agar tidak

bernilai sama. Nilai SR=01 menyebabkan flip-flop bernilai 1 dan nilai

SR=10 menyebabkan flip-flop bernilai 0. Diperlukan konverter antara

masukan S dan R agar nilai keduanya berkebalikan. Berikut ini rangkaian D

flip-flop hasil modifikasi dari rangkaian SR flip-flop :

Pada saat D bernilai 1 menyebabkan keluaran Q akan bernilai 1 pada

kondisi berikutnya (next state). Sebaliknya, Q bernilai 0 pada saat D

bernilai 0. Karakter ini sesuai dengan karakter tempat penyimpanan 1

bit.

Berdasarkan perilaku D flip-flop maka tabel kebenaran sebagai berikut :

Tabel 3.2 : Tabel Kebenaran D flip-flop

CK D Q

0

1

1

0

1

NC

0

1

D flip-flop akan bekerja jika nilai CK=1. Pada saat CK tidak aktif maka apa

pun nilai D, nilai flip-flop tidak berubah (NC, No Change). Pada saat CK

aktif maka sinyal D berfungsi. Kondisi Q tergantung dari masukan D.

Simbol

Simbol untuk D flip-flop adalah :

D Q

R Q

Normal

Keluaran

Komplementer

Set

Reset

Masukan

Detak CK FF

Gambar 3.6 : Rangkaian D Flip-Flop

Pemicu Tepi

Aktif atau tidaknya suatu flip-flop dikendalikan oleh detak CK yang masuk.

Jika detak bernilai 1 maka flip-flop aktif. Kapankah perubahan detak

(Clock, CK) adalah dari pulsa yang senantiasa berubah nilainya dari 0 ke 1

atau sebaliknya. Detak memiliki frekuensi. Perubahan detak inilah yang

dijadikan pemicu bagi komponen flip-flop untuk berubah. Pada saat terjadi

perubahan detak dari 0 ke 1 maka gerbang-gerbang akan aktif dan nilai D

akan masuk ke dalam flip-flop.

Perubahan flip-flop yang dipicu oleh perubahan tegangan detak dari

1 ke 0 disebut pemicuan tepi (edge triggering), karena flip-flop bereaksi

pada saat detak berubah keadaan. Pemicuan terjadi pada awal pulsa naik.

Proses itu disebut pemicuan tepi positif. Perubahan keadaan terjadi pada

saat pulsa naik.

Diagram Detak (Clock Diagram)

Perubahan kondisi flip-flop disebabkan oleh perubahan detak, dapat

digambarkan dalam diagram detak, sebagai berikut :

CK

D

Q

Gambar 3.7 : Diagram Detak D Flip-Flop

Preset dan Clear`

CK

D

Q

Q

Preset

Clear

Gambar 3.8 D Flip-Flop dengan Sinyal Preset & Clear

Preset dan Clear adalah dua buah jalur yang ditambahkan pada flip-flop

tanpa harus menunggu detak. Pengaktifan Preset menyebabkan nilai flip-

flop berubah langsung menjadi 1, apapun kondisi sebelumnya.

Pengaktifan Clear menyebabkan nilai flip-flop berubah langsung menjadi

0.

Nilai Preset dan Clear tidak boleh sama-sama rendah karena akan

menyebabkan kondisi pacu. Bila Preset bernilai 0 dan Clear bernilai 1,

maka isi flip-flop akan di-reset. Sebaliknya jika Preset bernilai 1 dan

Clear bernilai 0 maka isi flip-flop akan di-set.

Simbol

Simbol D flip-flop dengan pemicuan tepi positif sebagai berikut :

D Q

CLK

Q

Detak FF

CLR

PR

Gambar 3.9 D Flip-Flop Pemicuan Tepi Positif

Tanda segitiga pada detak (CLK) menunjukan adanya proses pemicu

tepi untuk mengaktifkan flip-flop.

JK Flip-Flop

Kelemahan SR flip-flop adalah terdapat kondisi pacu (race

condition) yang tidak terprediksi yaitu pada saat nilai SR = 11. Pada JK flip-

flop dibuat jalur balik dari masing-masing keluaran Q dan Q menuju

gerbang masukan NAND, hal ini tidak masalah karena gerbang NAND

dapat memiliki lebih dari dua masukan.

Nama JK flip-flop diambil untuk membedakan dengan masukan

pada SR flip-flop karena ada perubahan ada perubahan jalur balik di atas.

Secara umum cara kerja JK flip-flop sama dengan SR flip-flop.

Perbedaannya pada saat JK bernilai 11 yang menyebabkan kondisi keluaran

berubah (1 0 dan 0 1) atau toggle.

Rangkaian JK Flip-Flop

CK

J

K

Q

Q

Gambar 3.10 Rangkaian Flip Flop JK

JK flip-flop memiliki 2 masukan yang biasanya ditandai dengan huruf J dan

K. Jika J dan K berbeda maka keluaran Q akan sama dengan nilai J pada

detak berikutnya (next clock). Jika J dan K keduanya 0 maka tidak terjadi

perubahan apa-apa pada flip-flop. Jika J dan K keduanya 1 maka kondisi Q

akan berubah dari kondisi sebelumnya, Jika sebelumnya Q bernilai 0 maka

akan bernilai 1 dan sebaliknya.

Karakter JK flip-flop yang lebih pasti untuk semua kondisi maka flip-flop

ini yang banyak digunakan untuk membangun berbagai komponen register

seperti : register geser (shift register), pencacah biner (binary counter),

pendeteksian sekuensial (sequence detector) dan lain-lain.

J Q

CK

Q

Detak FF

CLR

PR

K

Gambar 3.11 Simbol JK Flip-Flop

Tabel 3.3 : Tabel Kebenaran JK flip-flop

Masukan Keluaran

J K CK Q

0

0

1

1

0

1

0

1

Naik

Naik

Naik

Naik

Turun

Q (tidak berubah)

0

1

Q (komplemen)

Q (tidak komplemen)

Keterangan : = apapun kondisinya (dont care)

Pada saat CK naik / Aktif/bernilai 1 maka kondisi keluaran Q

ditentukan oleh masukan JK. Kondisi Set (keluaran bernilai 1) tercapai pada

saat JK bernilai 10. Kondisi Reset (keluaran bernilai 1) tercapai pada saat

JK bernilai 01. Pada flip flop JK tidak ada lagi kondisi pacu seperti pada flip

slop SR. Pada saat JK bernilai 11 maka nilai keluaran Q akan berubah-ubah

(toggle) pada saat setiap detaknya.

Diagram Detak (Clock Diagram)

Perubahan kondisi flip-flop disebabkan oleh perubahan detak, dapat

digambarkan dalam diagram detak. Pada diagram tersebut digambarkan

bagaimana pengaruh setiap perubahan detak terhadap nilai keluaran JK flip-

flop.

Tidak berubah jika

J = K = 0

Keluaran akan berubah-ubah pada saat CK naik

Jika JK = 11

Keluaran akan berubah

Jika J = K = 1

Keluaran berubah pada

saat nilai J = K

J

K

Q

CK

Gambar 3.12 Diagram Detak JK Flip-Flop

JK Flip-Flop Master dan Slave

Flip-flop Master-Slave dibangun agar kerja JK flip-flop lebih stabil

yaitu dengan menggabungkan dua buah JK flip-flop. Flip-flop pertama

disebut Master dan flip-flop kedua disebut Slave. Master merupakan flip-

flop yang diatur oleh sinyal pendetak pada saat naik (positif), sedangkan

Slave merupakan flip-flop yang diatur oleh sinyal pendetak pada saat turun

(negatif). Pada saat sinyal detak berada pada kondisi naik, Master yang aktif

dan Slave menjadi tidak aktif dan sebaliknya pada saat sinyal detak pada

kondisi turun, Master tidak aktif dan Slave aktif.

J Q

CK

Q

Detak FF

CLR

PR

K

J Q

CK

Q

FF

CLR

PR

K

Gambar 3.13 JK Flip-Flop Master-Slave

Toggle Flip Flop (T Flip Flop)

J Q

CK

Q

Detak FF

CLR

PR

K

Gambar 3.14 T Flip Flop berasal dari JK Flip Flop

Tabel 3.4 : Tabel Kebenaran T Flip Flop

Masukan Keluaran

T CK Q

0

1

Naik

Naik

Turun

Q (Tidak Berubah)

Q (Komplemen)

Q (Tidak Berubah)

Pada saat CK naik maka kondisi keluaran Q tergantung pada

masukan T. Kondisi keluaran Q berubah-ubah (toggle) dicapai pada saat

masukan T bernilai 1. Jika CK turun tidak ada perubahan pada flip-flop.

Simbol

T Q

CK

Q

FF

CLR

PR

Gambar 3.15 Simbol T Flip Flop

III. Alat dan Komponen yang Digunakan

Power Supply : 5 V

Square wave generator

Digital Multimeter

Osiloskop : AC Generator

Resistor : 1 k (2), 10 k (4)

LED merah dan LED hijau

ICs : 7404 , 7402, 7474, 7476

IV. Prosedur Percobaan

RS Latch

1. Menghubungkan rangakian sesuai gambar 7.4.1

U1A

7402N

U1B

7402N

R1

1

R2

1

R3

10k

R4

10k

LED1

LED2

R

Key = Space S

Key = Space

VCC

5V

VCC

5V

Gambar 7.4.1 RS Latch

2. Mengatur saklar S dan R dengan kombinasi input sesuai pada tabel

7.4.1 kebenaran RS latch berikut:

R S Q Qbar

0 0

0 1

1 0

1 1

Tabel 7.4.1 kebenaran RS latch

3. Melengkapi tabel 7.4.1 kebenaran RS latch diatas

D Latch

1. Menghubungkan CLOCKED D sesuai gambar 7.4.2 Clocked D flip

flop dan menghubungkan square ware generator dengan frekuensi 1

kHz dan 5 Vp

U1A

7402N

U1B

7402N

R1

1

R2

1

R3

10k

LED1

LED2

R

Key = Space

VCC

5V

U2A

7402N

U3A

7402N

XWG1 RT

XO X XOO

016

15

31

Gambar 7.4.2 Clocked D flip flop

2. Mengatur saklar D ke input rendah ( ground) dan menentukan Q dan

Q bar

3. Mengulagi langkah 2 untuk input yang tinggi

4. Mengganti sguare wave generator dan mengatur input tinggi.

Mengobservasi input saklar D tidak disebabkan oleh output dan

melengkapi tabel 7.4.2 D latch berikut:

D CLK Qbar

0

1

Tabel 7.4.2 D latch

Edge triggered D flip flop

1. Menghubungkan ragkaian seperti gambar 7.4.3 Edge triggered D

flip flop

U1A

7474N

1D2

1Q5

~1Q6

~1CLR

1

1CLK3

~1PR

4 R1

1

R2

1

LED1

LED2

R

Key = Space R3

10k

S1

Key = Space

VCC

5V

S2

Key = Space XWG1

R T

X

O

X

X

O

O

0 16

15 31

Gambar 7.4.3 Edge triggered D flip flop

2. Menutup saklar S1 dan ground ke CLK input. Membuka saklar S2

dan menutup saklar S3. Catatan bahwa rangkaian flip flop adalah

reset state. Membuka saklar S3 dan Q output seharusnya low ( LED

hijau menyala)

3. Menutup saklar S2 dan output Q seharusnya menimbulkan LED

merah menyala. Membuka saklar S2 dan flip flop teratur kembali

4. Menutup scalar S1 (input rendah) dan mengganti ground kembali ke

CLK dan melengkapi tabel 7.4.3 Edge triggered D flip flop

Tabel 7.4.3 Edge triggered D flip flop

D CLK Q

0

1

JK Flip Flop

1. Menghubungkan semua komponen sesuai dengan rangkaian pada

gambar 7.4.4 Edge Triggered JK flip flop. Mengatur input J dan K

rendah dan menghubungkan dengan square wave generator sama

seperti langkah sebelumnya.

Gambar 7.4.4 Edge Triggered JK flip flop

2. Menutup saklar S2 san membuka saklar S4 dan sebalikknya dan

tempatkan input J dan K dalam kondisi reset

3. Membuka saklar S2 dan S4 dangan Q tidak boleh berubah, jika Q

tidak berubah maka cacat NC pada tabel 7.4.4 Edge Triggered

JK flip flop

4. Mengatur input J dan K sesuai dengan tabel 7.4.4 Edge Triggered JK

flip flop dan lengkapi output Q yang diperoleh

5. Pada saat input J dan K tinggi, Tentukan dan hitung frukuensi dari

output Q

Tabel 7.4.4 Edge Triggered JK flip flop

J K CLK Q

0 0 up

1 0 up

0 1 up

1 1 up

V. SIMULASI

RS flip flop

D Latch

Edge Triggered D flip flop

JK Flip Flop

VI. TUGAS PENDAHULUAN

1. Rangkaian RS flip flop dapat dibangun dengan menggunakan cross-

cuple gerbang NOR atau NAND

2. Square wave signal disebut sebangai clock karna bisa

mensingkronisasi operasi bermacam-macam flip flop

3. D flip flop mempunyai keuntungan tidak mempunyai kondisi

invalid

4. Respon dari flip flop hanya jika meningkatnya edge dari jam yang

disebut positive edge triggered flip flop

5. Output dari toggle flip flop adalah one half dari frekuensi input jam

6. Untuk JK flip flop to toggle, J harus tinggi dan K juga harus tinggi

REFERENSI

Modul Penuntun Praktikum Elektronika 2, Fisika Universitas

Indonesia

http://www.slideshare.net/sksslamany/makalah-yanie-16351297